JPS61107593A - 磁気バブルメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気バブルを制御して情報の記憶や転送を行う
磁気バブルメモリ装置に関する。

ホストコンピュータに各種の入出力機器を接続し、そこ
で得られた各種観測データや計算データを、１群の信号
として磁気バブルメモリ装置に書き込むシステムにおい
て、ホストコンピュータは各種の作業を平行して遂行す
ることが要求され、例えば１群の信号を磁気バブルメモ
リ装置に入力している途中で、他の割り込み業務を処理
するために磁気バブルメモリ装置への入力を一時的に中
断し、割り込み業務を処理したあと磁気バブルメモリ装
置への入力を続行する場合がある。

かかる場合においても前に入力された信号が磁気バブル
メモリ装置内に保持されていて、後続の信号が入力され
るのを待って前の信号と合わせて１群の信号となし、磁
気バブルメモリに記憶できることが望まれる。

〔従来の技術〕

第２図は磁気バブルメモリの構成を示す模式図、第３図
は磁気バブルメモリに信号を入力する従来の制御回路を
示す図である。

第２図に示す如く磁気バブルメモリの記憶エリヤには、
通常バブル発生器ＧＩを備えた書込用メジャーラインＭ
＋　と、バブル検出器Ｓを備えた続出用メジャーライン
Ｍ２と、バブルをマイナーループに入れるためのスワッ
プ或いはトランスファゲートＧ２と、バブルをマイナー
ループから読出すためのレプリケート或いはトランスフ
ァゲートＧ３と、約３００個または約６００個のマイナ
ーループｍと呼ばれる記憶ループが形成されている。

一つの情報ブロック（１ページ）がバブル発生器からま
ずメジャーラインＭ＋に導入され、これが各ゲートＧ２
の前にそろったとき各ゲートが一斉に開かれ、情報のブ
ロックはマイナーループｍに格納される。

マイナーループｍにある情報を読み出す場合には、その
情報ブロックが各ゲートＧ３の前に来たとき一斉にゲー
トを開きメジャーラインＭ２に移す。これがメジャーラ
インＭ２に設けたバブル検出器Ｓによって電気信号に変
換される。

このような磁気バブルメモリに信号を入力する従来の制
御回路は第３図に示す如（、ホストコンピュータ１から
入力された信号を、一時的に記憶しておき先頭の信号か
ら順次出力するＦＩＦＯ回路２、ＦＩＦＯ回路２の状態
を監視すると共に後述のコントロール回路に信号の転送
指令信号（ＴＤＲＡ信号と称する）を発するＴＤＲ＾制
御回路３　、ＴＤＲＡ信号を受けてＦＩＦＯ回路２から
信号を読取り、タイミングジェネレータ４および駆動回
路５を介して、磁気バブルメモリ６に信号を入力するコ
ントロール回路７で構成されている。

ＴＤＲＡ制御回路３は通常の場合ＦＩＦＯ回路２に１バ
イト以上の空きができてＴＤＲＡ信号を発すると、Ｆｒ
ＦＯ回路２が一杯にならない限りコントロール回路７が
１ペ一ジ分（本実施例では６４バイト）の信号を磁気バ
ブルメモリ６に入力するまでその状態を維持し、１ペ一
ジ分の信号を入力し終わった時点でリセットするように
構成されており、信号が読取られて生じるＦＩＦＯ回路
２の空きスペースには、その都度ホストコンピュータ１
から信号が送り込まれる。

しかしホストコンピュータ１が１ペ一ジ分の信号を磁気
バブルメモリ装置に入力している途中で、他の割り込み
業務を処理するために入力を一時的に中断すると、ＦＩ
ＦＯ回路２に記憶されている信号が磁気バブルメモリ６
に転送され、ＦＩＦＯ回路２が空になっても後続の信号
が入力されない場合がある。例えば６４バイト構成の信
号において６３バイトまで入力されていて磁気バブルメ
モリに転送されても、最後の１バイトが入力されないた
めに１ペ一ジ分の信号の入力が完了しない場合がある。

このような場合に従来の磁気バブルメモリ装置ではトラ
ンスファミッシングエラー（ＴｘＭｉｓと称する）とし
て扱い、ＦＩＦＯ回路２が空になると１ページの不足バ
イト分を空送りし、１ペ一ジ分の信号を磁気バブルメモ
リに入力した後、メジャーライン上の磁気バブルをマイ
ナーループに転送しないで、ＴＤＲＡ制御回路３からＴ
ｘＭｉｓ信号を出しその１ペ一ジ分の信号を無効にして
いる。

〔発明が解決しようとする問題点３ １群の信号の入力が完了しない状態でＴｘＭｉ３として
処理すると、その信号は先頭から再入力しなければなら
ない、しかし各種観測データや計算データの中には再入
力が不可能な場合もある。したがって１群の信号を入力
している間はホストコンピュータが拘束され、他の割り
込み業務の処理が制約されるという問題がある。

〔問題点を解決するための手段〕

上記の問題点はホストコンピュータから入力される１群
の信号が、途中で途切れても既に入力されている信号を
メジャーライン上に止めて置き、残りの信号が入力され
た時点で１群の信号としてマイナーループに転送する、
制御回路を具えてなる本発明の磁気バブルメモリ装置に
よって解決される。

〔作用〕

ホストコンピュータから入力される１群の信号が途中で
途切れても、残りの信号が入力された時点で１群の信号
としてマイナーループに転送することにより、ホストコ
ンピュータの拘束時間を低減し、他の割り込み業務の処
理能力を向上させることができる。

〔実施例〕

以下添付図により本発明の実施例について説明する。第
１図は本発明になる磁気バブルメモリ装置における制御
回路の一実施例であり、第３図と同じ対象物は同一記号
で表している。

第１図において本発明になる磁気バブルメモリ装置は、
１ペ一ジ分の信号を入力する前にＦＩＦＯ回路２が空に
なると駆動回路５を停止させる制御回路８を具えている
。

かかる磁気バブルメモリ装置は、信号が読取られて生じ
るＦＩＦＯ回路２の空きスペースにその都度ホストコン
ピューターから信号が送り込まれる、通常の状態におい
ては従来の磁気バブルメモリ装置と同様に動作する。即
ちＴＤＲＡ制御回路３はＦＩＦＯ回路２が一杯にならな
い限り、コントロール回路７が１ペ一ジ分の信号を磁気
バブルメモリ６に入力するまでＴＤＦＩＡ信号をセット
した状態で維持し、１ペ一ジ分の信号を入力し終わった
時点でリセットする。

しかも１ペ一ジ分の信号を入力する前にＦＩＦＯ回路２
が空になると、駆動回路５を停止させる回路８を具えて
いるために、それまで入力されていた信号が空送りされ
ることなくメジャーライン上に停止しており、ＴＤＲＡ
信号をセントした状態で維持しているために、コントロ
ール回路７はＦＩＦＯ回路２に後続信号が入力されると
それを読取り磁気バブルメモリ６に入力する。したがっ
てそれまで入力されていた信号と後続の信号を合わせて
１ベ一ジ分の信号として処理でき、それまで入力されて
いた信号が無効になることは無くなる。

このように本発明によればホストコンピュータから入力
される１群の信号が途中で途切れ寸断されても、残りの
信号が入力された時点で１群の信号としてマイナールー
プに転送することができ、ホストコンピュータの拘束時
間を低減し、他の割り込み業務の処理能力を向上させる
ことができる。

〔発明の効果〕

以上述べたように本発明によればホストコンピュータの
拘束時間を低減し、他の割り込み業務の処理能力を向上
させる、磁気バブルメモリ装置を提供することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例、 第２図は磁気バブルメモリの構成模式図、第３図は従来
の制御回路の構成を示す図、である。図において ｌはホストコンピュータ、 ２はＦＩＦＯ回路、 ３はＴＯＲＡ制御回路、 ４はタイミングジェネレータ、 ５は駆動回路、 ６は磁気バブルメモリ、 ７はコントロール回路、 ８は駆動回路の制御回路、 ・・ をそれぞれ示す。 第１図 第３　囚

Claims (1)

【特許請求の範囲】
1. ホストコンピュータから入力される１群の信号が、途中
   で途切れても既に入力されている信号をメジャーライン
   上に停止させ、残りの信号が入力された時点で１群の信
   号としてマイナーループに転送する、制御回路を具えて
   なることを特徴とする磁気バブルメモリ装置。