JPH01100653A - Ｉ／ｏプロセッサのデータ転送方式 - Google Patents
Ｉ／ｏプロセッサのデータ転送方式Info
- Publication number
- JPH01100653A JPH01100653A JP25881487A JP25881487A JPH01100653A JP H01100653 A JPH01100653 A JP H01100653A JP 25881487 A JP25881487 A JP 25881487A JP 25881487 A JP25881487 A JP 25881487A JP H01100653 A JPH01100653 A JP H01100653A
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- JP
- Japan
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- bus
- speed
- controller
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- memory
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- 238000000034 method Methods 0.000 claims description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピュータシステムと入出力装置（Ｉ／Ｏ
装置）とを接続するために使用するＩ／Ｏプロセッサの
データ転送方式に関する。
装置）とを接続するために使用するＩ／Ｏプロセッサの
データ転送方式に関する。
（従来の技術）
従来この種のＩ／Ｏプロセッサとしては、第２図に示す
ものが知られている。すなわち同図において、２００は
コンピュータシステムのＣＰＵ、３００は後述する入出
力装置との間でデータの授受を行うメモリであり、Ｉ／
Ｏプロセッサ／Ｏ０′は、前記ＣＰＵ２００及びメモリ
３００にシステムバス４００を介して接続されている。
ものが知られている。すなわち同図において、２００は
コンピュータシステムのＣＰＵ、３００は後述する入出
力装置との間でデータの授受を行うメモリであり、Ｉ／
Ｏプロセッサ／Ｏ０′は、前記ＣＰＵ２００及びメモリ
３００にシステムバス４００を介して接続されている。
そして、Ｉ／Ｏプロセッサ／Ｏ０′はマイクロプロセッ
サ／Ｏ１を備えており、このマイクロプロセッサ／Ｏ１
は、マイクロプロセッサバス／Ｏ２及びバストランシー
バ／Ｏ３を介して前記システムバス４００に接続されて
いる。また、マイクロプロセッサバス／Ｏ２にはバッフ
ァメモリ／Ｏ４及びＤＭＡ（ダイレクト・メモリ・アク
セス）コントローラ／Ｏ５が接続されている。
サ／Ｏ１を備えており、このマイクロプロセッサ／Ｏ１
は、マイクロプロセッサバス／Ｏ２及びバストランシー
バ／Ｏ３を介して前記システムバス４００に接続されて
いる。また、マイクロプロセッサバス／Ｏ２にはバッフ
ァメモリ／Ｏ４及びＤＭＡ（ダイレクト・メモリ・アク
セス）コントローラ／Ｏ５が接続されている。
更に、マイクロプロセッサバス／Ｏ２には、低速Ｉ／Ｏ
コントローラ／Ｏ６．／Ｏ７を介して、例えば低速入出
力装置としてのキャラクタデイスプレィ装置５０１及び
プリンタ５０２がそれぞれ接続され、また。
コントローラ／Ｏ６．／Ｏ７を介して、例えば低速入出
力装置としてのキャラクタデイスプレィ装置５０１及び
プリンタ５０２がそれぞれ接続され、また。
高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９を介して高速入
出力装置としてのハードディスク装置５０３及び磁気テ
ープ装置５０４がそれぞれ接続されている。
出力装置としてのハードディスク装置５０３及び磁気テ
ープ装置５０４がそれぞれ接続されている。
このように構成されたシステムにおいて、Ｉ／Ｏプロセ
ッサ／Ｏ０′によるデータ転送は以下の如く行われる。
ッサ／Ｏ０′によるデータ転送は以下の如く行われる。
すなわち、高速入出力装置であるハードディスク装置５
０３及び磁気テープ装置５０４のデータは、ＤＭＡコン
トローラ／Ｏ５のＤＭＡ転送により、マイクロプロセッ
サバス／Ｏ２、パストランシーバ／Ｏ３及びシステムバ
ス４００を経由してメモリ３００との間で転送される（
図中、矢印ｄ１）。
０３及び磁気テープ装置５０４のデータは、ＤＭＡコン
トローラ／Ｏ５のＤＭＡ転送により、マイクロプロセッ
サバス／Ｏ２、パストランシーバ／Ｏ３及びシステムバ
ス４００を経由してメモリ３００との間で転送される（
図中、矢印ｄ１）。
一方、低速入出力装置であるキャラクタデイスプレィ装
置５０１及びプリンタ５０２のデータは、マイクロプロ
セッサ／Ｏ１によりバッファメモリ／Ｏ４に一旦転送さ
れる（図中、矢印ｄ２）。そしてその後。
置５０１及びプリンタ５０２のデータは、マイクロプロ
セッサ／Ｏ１によりバッファメモリ／Ｏ４に一旦転送さ
れる（図中、矢印ｄ２）。そしてその後。
ＤＭＡコントローラ／Ｏ５により、バッファメモリ／Ｏ
４からマイクロプロセッサバス／Ｏ２、パストランシー
バ／Ｏ３及びシステムバス４００を経由してメモリ３０
０との間で転送が行われる（図中、矢印ｄ３）。
４からマイクロプロセッサバス／Ｏ２、パストランシー
バ／Ｏ３及びシステムバス４００を経由してメモリ３０
０との間で転送が行われる（図中、矢印ｄ３）。
（発明が解決しようとする問題点）
このように構成されたＩ／Ｏプロセッサ／Ｏ０′におい
て、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９とメモリ３
００間のＤＭＡ転送中には、ＤＭＡコントローラ／Ｏ５
がマイクロプロセッサバス／Ｏ２を獲得してデータ転送
を行うことになる。しかるに、高速工／Ｏコントローラ
／Ｏ８．／Ｏ９にハードディスク装置５０３等の高速入
出力装置が接続されている場合、マイクロプロセッサバ
ス／Ｏ２は高速入出力装置のデータ転送のために占有さ
れてしまい、キャラクタデイスプレィ装置５０１等の低
速入出力装置とバッファメモリ／Ｏ４との間のデータ転
送は実行不可能となる。
て、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９とメモリ３
００間のＤＭＡ転送中には、ＤＭＡコントローラ／Ｏ５
がマイクロプロセッサバス／Ｏ２を獲得してデータ転送
を行うことになる。しかるに、高速工／Ｏコントローラ
／Ｏ８．／Ｏ９にハードディスク装置５０３等の高速入
出力装置が接続されている場合、マイクロプロセッサバ
ス／Ｏ２は高速入出力装置のデータ転送のために占有さ
れてしまい、キャラクタデイスプレィ装置５０１等の低
速入出力装置とバッファメモリ／Ｏ４との間のデータ転
送は実行不可能となる。
従って、高速入出力装置及び低速入出力装置によるデー
タ転送を並行して実行するためには高速入出力装置のデ
ータ転送速度を遅くしなくてはならず、その場合にはコ
ンピュータシステムの性能が低下してしまうという問題
があった。
タ転送を並行して実行するためには高速入出力装置のデ
ータ転送速度を遅くしなくてはならず、その場合にはコ
ンピュータシステムの性能が低下してしまうという問題
があった。
本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、高速入出力装置とシステム
バス上のメモリ間、及び低速入出力装置とバッファメモ
リ間のデータ転送を、転送速度を低下させることなく並
行して実行可能とし、もってコンピュータシステムの性
能低下を防止するようにしたＩ／Ｏプロセッサのデータ
転送方式を提供することにある。
、その目的とするところは、高速入出力装置とシステム
バス上のメモリ間、及び低速入出力装置とバッファメモ
リ間のデータ転送を、転送速度を低下させることなく並
行して実行可能とし、もってコンピュータシステムの性
能低下を防止するようにしたＩ／Ｏプロセッサのデータ
転送方式を提供することにある。
（問題点を解決するための手段）
上記目的を達成するため、本発明は、いわゆるＤＭＡ転
送により低速及び高速入出力装置とコンピユータシステ
ムのシステムバス上のメモリとの間でデータ転送を行う
Ｉ／Ｏプロセッサのデータ転送方式において、低速入出
力装置のデータは、内部バスに接続された低速Ｉ／Ｏコ
ントローラ及びバッファメモリを介してシステムバス上
のメモリとの間で転送すると共に、高速入出力装置のデ
ータは、内部バスに接続された高速Ｉ／Ｏコントローラ
とシステムバス上のメモリとの間で直接転送し、高速入
出力装置のデータ転送中に、バスバッファによりシステ
ムバスから切り離された低速Ｉ／Ｏコントローラを介し
て、内部バスに接続されたバッファメモリと低速入出力
装置との間でデータ転送を実行することを特徴とする。
送により低速及び高速入出力装置とコンピユータシステ
ムのシステムバス上のメモリとの間でデータ転送を行う
Ｉ／Ｏプロセッサのデータ転送方式において、低速入出
力装置のデータは、内部バスに接続された低速Ｉ／Ｏコ
ントローラ及びバッファメモリを介してシステムバス上
のメモリとの間で転送すると共に、高速入出力装置のデ
ータは、内部バスに接続された高速Ｉ／Ｏコントローラ
とシステムバス上のメモリとの間で直接転送し、高速入
出力装置のデータ転送中に、バスバッファによりシステ
ムバスから切り離された低速Ｉ／Ｏコントローラを介し
て、内部バスに接続されたバッファメモリと低速入出力
装置との間でデータ転送を実行することを特徴とする。
（作用）
本発明によれば、高速入出力装置がシステムバス上のメ
モリとデータ転送を行う際、Ｉ／Ｏプロセッサの内部バ
スに介在せしめたパスバッファにより、低速Ｉ／Ｏコン
トローラが内部バスを介して前記システムバスと切り離
される。これにより、高速入出力装置のデータ転送中に
おいても内部バスの一部は占有されることがなく、低速
Ｉ／Ｏコントローラを介して低速入出力装置とバッファ
メモリとの間で並行してデータ転送を行うことができる
。
モリとデータ転送を行う際、Ｉ／Ｏプロセッサの内部バ
スに介在せしめたパスバッファにより、低速Ｉ／Ｏコン
トローラが内部バスを介して前記システムバスと切り離
される。これにより、高速入出力装置のデータ転送中に
おいても内部バスの一部は占有されることがなく、低速
Ｉ／Ｏコントローラを介して低速入出力装置とバッファ
メモリとの間で並行してデータ転送を行うことができる
。
（実施例）
以下、図に沿って本発明の一実施例を説明する。
第１図は、この実施例にかかるＩ／Ｏプロセッサを用い
た入出力制御システムのブロック図である。
た入出力制御システムのブロック図である。
同図において、前記同様に２００はコンピュータシステ
ムのＣＰＵ、３００はメモリ、４００はシステムバスで
あり、Ｉ／Ｏプロセッサ／Ｏ０は、システムバス４００
と低速入出力装置としてのキャラクタデイスプレィ装置
５０１及びプリンタ５０２、並びに高速入出力装置とし
てのハードディスク装置５０３及び磁気テープ装置５０
４との間に接続されている。
ムのＣＰＵ、３００はメモリ、４００はシステムバスで
あり、Ｉ／Ｏプロセッサ／Ｏ０は、システムバス４００
と低速入出力装置としてのキャラクタデイスプレィ装置
５０１及びプリンタ５０２、並びに高速入出力装置とし
てのハードディスク装置５０３及び磁気テープ装置５０
４との間に接続されている。
Ｉ／Ｏプロセッサ／Ｏ０の内部において、マイクロプロ
セッサ／Ｏ１は、マイクロプロセッサバス／Ｏ２、パス
バッファ１１１、Ｉ／Ｏバス１／Ｏ及びパストランシー
バ／Ｏ３を介して前記システムバス４００に接続されて
いる。ここで、パスバッファ１１１は、マイクロプロセ
ッサバス／Ｏ２とＩ／Ｏバス１／Ｏとをマイクロプロセ
ッサ／Ｏ１からの切り離し信号によって切り離すもので
あり、前記切り離し信号によりハイインピーダンスとな
る３ステートの双方向パスバッファ等により構成されて
いる。
セッサ／Ｏ１は、マイクロプロセッサバス／Ｏ２、パス
バッファ１１１、Ｉ／Ｏバス１／Ｏ及びパストランシー
バ／Ｏ３を介して前記システムバス４００に接続されて
いる。ここで、パスバッファ１１１は、マイクロプロセ
ッサバス／Ｏ２とＩ／Ｏバス１／Ｏとをマイクロプロセ
ッサ／Ｏ１からの切り離し信号によって切り離すもので
あり、前記切り離し信号によりハイインピーダンスとな
る３ステートの双方向パスバッファ等により構成されて
いる。
また、マイクロプロセッサバス／Ｏ２にはバッファメモ
リ／Ｏ４及び低速Ｉ／Ｏコントローラ／Ｏ６．／Ｏ７が
接続され、これらのコントローラ／Ｏ６．／Ｏ７にはキ
ャラクタデイスプレィ装置５０１及びプリンタ５０２が
それぞれ接続されている。更に、Ｉ／Ｏバス１／Ｏには
ＤＭＡコントローラ／Ｏ５及び高速Ｉ／Ｏコントローラ
／Ｏ８．／Ｏ９が接続され、これらのコントローラ／Ｏ
８．／Ｏ９にはハードディスク装置５０３及び磁気テー
プ装置５０４がそれぞれ接続されている。
リ／Ｏ４及び低速Ｉ／Ｏコントローラ／Ｏ６．／Ｏ７が
接続され、これらのコントローラ／Ｏ６．／Ｏ７にはキ
ャラクタデイスプレィ装置５０１及びプリンタ５０２が
それぞれ接続されている。更に、Ｉ／Ｏバス１／Ｏには
ＤＭＡコントローラ／Ｏ５及び高速Ｉ／Ｏコントローラ
／Ｏ８．／Ｏ９が接続され、これらのコントローラ／Ｏ
８．／Ｏ９にはハードディスク装置５０３及び磁気テー
プ装置５０４がそれぞれ接続されている。
なお、マイクロプロセッサ／Ｏ１は各工／Ｏコントロー
ラ／Ｏ６〜／Ｏ９へのコマンドの書き込み及びＩ／Ｏコ
ントローラ／Ｏ８．／Ｏ９内のレジスタの読み出しを行
うが、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９に対する
これらの処理は、パスバッファ１１１によりマイクロプ
ロセッサバス／Ｏ２とＩ／Ｏバス１／Ｏとが接続されて
いる状態で行われる。
ラ／Ｏ６〜／Ｏ９へのコマンドの書き込み及びＩ／Ｏコ
ントローラ／Ｏ８．／Ｏ９内のレジスタの読み出しを行
うが、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９に対する
これらの処理は、パスバッファ１１１によりマイクロプ
ロセッサバス／Ｏ２とＩ／Ｏバス１／Ｏとが接続されて
いる状態で行われる。
次に、この動作を説明する。まず、ハードディスク装置
５０３等の高速入出力装置のデータ転送は、ＤＭＡコン
トローラ／Ｏ５により行われる。すなわち、この時、Ｉ
／Ｏバス１／Ｏはバスバラ・ファ１１１によりマイクロ
プロセッサバス／Ｏ２と切り離されており、高速Ｉ／Ｏ
コントローラ／Ｏ８．／Ｏ９とシステムバス４００上の
メモリ３００との間では、Ｉ／Ｏノベス１／Ｏ、パスト
ランシーバ／Ｏ３及びシステムバス４００を介してデー
タ転送が直接実行される（データの流れを図中、矢印ｄ
１で示す）。
５０３等の高速入出力装置のデータ転送は、ＤＭＡコン
トローラ／Ｏ５により行われる。すなわち、この時、Ｉ
／Ｏバス１／Ｏはバスバラ・ファ１１１によりマイクロ
プロセッサバス／Ｏ２と切り離されており、高速Ｉ／Ｏ
コントローラ／Ｏ８．／Ｏ９とシステムバス４００上の
メモリ３００との間では、Ｉ／Ｏノベス１／Ｏ、パスト
ランシーバ／Ｏ３及びシステムバス４００を介してデー
タ転送が直接実行される（データの流れを図中、矢印ｄ
１で示す）。
この間、マイクロプロセッサバス／Ｏ２はＩ／Ｏバス１
／Ｏと切り離されているため、上述の高速入出力装置の
データ転送時にも、マイクロプロセッサ／Ｏ１からマイ
クロプロセッサバス／Ｏ２に接続されている低速Ｉ／Ｏ
コントローラ／Ｏ６．／Ｏ７へのコマンドの書き込みや
コントローラ／Ｏ６．／Ｏ７内のレジスタの読み出し等
の処理を並行して実行することができる。
／Ｏと切り離されているため、上述の高速入出力装置の
データ転送時にも、マイクロプロセッサ／Ｏ１からマイ
クロプロセッサバス／Ｏ２に接続されている低速Ｉ／Ｏ
コントローラ／Ｏ６．／Ｏ７へのコマンドの書き込みや
コントローラ／Ｏ６．／Ｏ７内のレジスタの読み出し等
の処理を並行して実行することができる。
一方、キャラクタデイスプレィ装置５０１等の低速入出
力装置のデータ転送は、マイクロプロセッサ／Ｏ１のプ
ログラムに従い、マイクロプロセッサバス／Ｏ２を経由
して低速Ｉ／Ｏコントローラ／Ｏ６゜／Ｏ７とバッファ
メモリ／Ｏ４との間で行われる（図中、矢印ｄ、）。こ
のデータ転送は、パスバッファ１１１によってマイクロ
プロセッサバス／Ｏ２とＩ／Ｏバス１／Ｏとが切り離さ
れているため、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９
がメモリ３００との間でデータ転送を行っている間でも
並行して実行可能である。
力装置のデータ転送は、マイクロプロセッサ／Ｏ１のプ
ログラムに従い、マイクロプロセッサバス／Ｏ２を経由
して低速Ｉ／Ｏコントローラ／Ｏ６゜／Ｏ７とバッファ
メモリ／Ｏ４との間で行われる（図中、矢印ｄ、）。こ
のデータ転送は、パスバッファ１１１によってマイクロ
プロセッサバス／Ｏ２とＩ／Ｏバス１／Ｏとが切り離さ
れているため、高速Ｉ／Ｏコントローラ／Ｏ８．／Ｏ９
がメモリ３００との間でデータ転送を行っている間でも
並行して実行可能である。
そして、バッファメモ１Ｊ／Ｏ４とシステムバス４００
上のメモリ３００との間のデータ転送は、高速■／Ｏコ
ントローラ／Ｏ８．／Ｏ９とメモリ３００との間のデー
タ転送が行われていない時、またはデータ転送が中断し
ている時に実行される。この時には、マイクロプロセッ
サ／Ｏ１からの指令によりバスノベツファ１１１がパス
の切り離しを解除し、マイクロプロセッサバス／Ｏ２、
パスバッファ１１１、Ｉ／Ｏノくス１／Ｏ、パストラン
シーバ／Ｏ３及びシステムバス４００の経路でＤＭＡコ
ントローラ／Ｏ５によりデータ転送が実行される。
上のメモリ３００との間のデータ転送は、高速■／Ｏコ
ントローラ／Ｏ８．／Ｏ９とメモリ３００との間のデー
タ転送が行われていない時、またはデータ転送が中断し
ている時に実行される。この時には、マイクロプロセッ
サ／Ｏ１からの指令によりバスノベツファ１１１がパス
の切り離しを解除し、マイクロプロセッサバス／Ｏ２、
パスバッファ１１１、Ｉ／Ｏノくス１／Ｏ、パストラン
シーバ／Ｏ３及びシステムバス４００の経路でＤＭＡコ
ントローラ／Ｏ５によりデータ転送が実行される。
従ってこの実施例によれば、高速入出力装置のデータ転
送と低速入出力装置のデータ転送とはシステムバス４０
０上においてのみ競合し、Ｉ／Ｏプロセッサ／Ｏ０の内
部バス上では競合しない。このため、システムバス４０
０のデータ転送速度が十分速ければ、低速入出力装置と
の並行したデータ転送のために高速入出力装置のデータ
転送速度を遅くする必要がない。
送と低速入出力装置のデータ転送とはシステムバス４０
０上においてのみ競合し、Ｉ／Ｏプロセッサ／Ｏ０の内
部バス上では競合しない。このため、システムバス４０
０のデータ転送速度が十分速ければ、低速入出力装置と
の並行したデータ転送のために高速入出力装置のデータ
転送速度を遅くする必要がない。
なお１以上の実施例はあくまで例示的なものであり、高
速または低速Ｉ／Ｏコントローラの数や入出力装置の種
類はこれらに同等限定されるものではない。
速または低速Ｉ／Ｏコントローラの数や入出力装置の種
類はこれらに同等限定されるものではない。
（発明の効果）
以上詳述したように本発明によれば、高速入出力装置が
システムバス上のメモリとの間でデータ転送を行ってい
る間でも、バスバッファによるバスの切り離しによって
マイクロプロセッサは低速入出力装置に対する命令を実
行することができ、低速入出力装置とバッファメモリと
の間でのデータ転送を並行して行うことができる。従っ
て、高速入出力装置のデータ転送速度の低下を防ぐこと
ができ、コンピュータシステムの性能低下を防止するこ
とが可能である。
システムバス上のメモリとの間でデータ転送を行ってい
る間でも、バスバッファによるバスの切り離しによって
マイクロプロセッサは低速入出力装置に対する命令を実
行することができ、低速入出力装置とバッファメモリと
の間でのデータ転送を並行して行うことができる。従っ
て、高速入出力装置のデータ転送速度の低下を防ぐこと
ができ、コンピュータシステムの性能低下を防止するこ
とが可能である。
更に、高速入出力装置がデータ転送中でもマイクロプロ
セッサの処理速度が低下することはないため、従来より
も多数の低速入出力装置を接続することができる等の効
果を有する。
セッサの処理速度が低下することはないため、従来より
も多数の低速入出力装置を接続することができる等の効
果を有する。
第１図は本発明の一実施例を示す構成図、第２図は従来
例を示す構成図である。 ／Ｏ０・・・Ｉ／Ｏプロセッサ ／Ｏ１・・・マイクロプロセッサ ／Ｏ２・・・マイクロプロセッサバス ／Ｏ３・・・バストランシーバ ／Ｏ４・・・バッファ
メモリ／Ｏ５・・・ＤＭＡコントローラ
例を示す構成図である。 ／Ｏ０・・・Ｉ／Ｏプロセッサ ／Ｏ１・・・マイクロプロセッサ ／Ｏ２・・・マイクロプロセッサバス ／Ｏ３・・・バストランシーバ ／Ｏ４・・・バッファ
メモリ／Ｏ５・・・ＤＭＡコントローラ
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサと、このマイクロプロセッサに内部
バスを介して接続されたバッファメモリ、ＤＭＡ（ダイ
レクト・メモリ・アクセス）コントローラ、低速Ｉ／Ｏ
コントローラ及び高速Ｉ／Ｏコントローラとを備え、前
記低速Ｉ／Ｏコントローラ及び高速Ｉ／Ｏコントローラ
にそれぞれ接続された低速及び高速入出力装置とコンピ
ュータシステムのシステムバス上のメモリとの間でデー
タ転送を行うＩ／Ｏプロセッサのデータ転送方式におい
て、 前記低速入出力装置のデータは、前記低速Ｉ／Ｏコント
ローラ及び前記バッファメモリを介して前記システムバ
ス上のメモリとの間で転送すると共に、前記高速入出力
装置のデータは、前記高速Ｉ／Ｏコントローラと前記シ
ステムバス上のメモリとの間で直接転送し、前記高速入
出力装置のデータ転送中に、前記システムバスから切り
離された低速Ｉ／Ｏコントローラを介して前記低速入出
力装置と前記バッファメモリとの間でデータ転送を実行
することを特徴とするＩ／Ｏプロセッサのデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258814A JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258814A JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100653A true JPH01100653A (ja) | 1989-04-18 |
| JPH0786852B2 JPH0786852B2 (ja) | 1995-09-20 |
Family
ID=17325410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258814A Expired - Lifetime JPH0786852B2 (ja) | 1987-10-14 | 1987-10-14 | Ｉ／ｏプロセッサのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786852B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
-
1987
- 1987-10-14 JP JP62258814A patent/JPH0786852B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786852B2 (ja) | 1995-09-20 |
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