JPS62256160A - プロセツサ間レジスタの同時アクセス防止方式 - Google Patents
プロセツサ間レジスタの同時アクセス防止方式Info
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- JPS62256160A JPS62256160A JP10012486A JP10012486A JPS62256160A JP S62256160 A JPS62256160 A JP S62256160A JP 10012486 A JP10012486 A JP 10012486A JP 10012486 A JP10012486 A JP 10012486A JP S62256160 A JPS62256160 A JP S62256160A
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- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサ２０からプロセッサ０６へプロセッサ間レジ
スタ０５を経由して情報を伝達するマルチプロセッサシ
ステムに於いて、プロセッサ２０から送出されるライト
データを一時ライトバッファ０２に格納し、プロセッサ
２０から送出されるライト信号を一時格納し、プロセッ
サ０６から送出されるリード信号のタイミングでライト
バッファ０２に対しライト信号を発信してプロセッサ間
レジスタ０５にライトする。
スタ０５を経由して情報を伝達するマルチプロセッサシ
ステムに於いて、プロセッサ２０から送出されるライト
データを一時ライトバッファ０２に格納し、プロセッサ
２０から送出されるライト信号を一時格納し、プロセッ
サ０６から送出されるリード信号のタイミングでライト
バッファ０２に対しライト信号を発信してプロセッサ間
レジスタ０５にライトする。
本発明はマルチプロセッサシステムに於けるプロセッサ
間レジスタの同時アクセス防止方式に関するものである
。
間レジスタの同時アクセス防止方式に関するものである
。
第４図は従来のプロセッサ間レジスタの同時アクセス防
止方式の一例を示す図である。
止方式の一例を示す図である。
図中、２０．０６は夫々プロセッサ、０１．０７は夫々
アドレスレコーダ、０４はＩＲＱ発生回路、０５はプロ
セッサ間レジスタ、１０はプロセッサ２０系のデータバ
ス、１１はプロセッサ２０系のアドレスバス、１２はプ
ロセッサ間レジスタへのライト信号、１５はプロセッサ
０６系のデータバス、１６はプロセッサ０６系のアドレ
スバス、１７はプロセッサ間レジスタのリード信号、１
８はプロセッサ０６へのＩＲＱ信号である。
アドレスレコーダ、０４はＩＲＱ発生回路、０５はプロ
セッサ間レジスタ、１０はプロセッサ２０系のデータバ
ス、１１はプロセッサ２０系のアドレスバス、１２はプ
ロセッサ間レジスタへのライト信号、１５はプロセッサ
０６系のデータバス、１６はプロセッサ０６系のアドレ
スバス、１７はプロセッサ間レジスタのリード信号、１
８はプロセッサ０６へのＩＲＱ信号である。
今プロセッサ２０からプロセッサ０６へ情報を伝達する
場合を例に取って説明する。尚実際には図示されていな
いが、全く相対の形でプロセッサ０６からプロセッサ２
０への情報伝達用にプロセッサ間レジスタが存在する。
場合を例に取って説明する。尚実際には図示されていな
いが、全く相対の形でプロセッサ０６からプロセッサ２
０への情報伝達用にプロセッサ間レジスタが存在する。
プロセッサ２０からプロセッサ０６へ情報伝達を行う場
合、プロセッサ２０はアドレスバス１１を介してアドレ
スレコーダ０１にアクセスし、プロセッサ間レジスタ０
５に対しライト信号１２を出し、データバス１０を介し
てデータをプロセッサ間レジスタ０５にライトする。
合、プロセッサ２０はアドレスバス１１を介してアドレ
スレコーダ０１にアクセスし、プロセッサ間レジスタ０
５に対しライト信号１２を出し、データバス１０を介し
てデータをプロセッサ間レジスタ０５にライトする。
此のライト信号１２は同時にＩＲＱ発生回路０４に入り
、ＩＲＱ発生回路０４はＩＲＱ信号１８（割り込み信号
）をプロセッサ０６へ出す。
、ＩＲＱ発生回路０４はＩＲＱ信号１８（割り込み信号
）をプロセッサ０６へ出す。
プロセッサ０６はＩＲＱ信号１８を受信することにより
データの通知があったと認識し、アドレスバス１６を介
してアドレスレコーダ０７にアクセスし、プロセッサ間
レジスタ０５に対しリード信号１７を出してプロセッサ
間レジスタ０５の内容をデータバス１５を介してリード
する。
データの通知があったと認識し、アドレスバス１６を介
してアドレスレコーダ０７にアクセスし、プロセッサ間
レジスタ０５に対しリード信号１７を出してプロセッサ
間レジスタ０５の内容をデータバス１５を介してリード
する。
又リード信号１７はＩＲＱ発生回路０４に送られ、ＩＲ
Ｑ発生回路０４をクリアする。
Ｑ発生回路０４をクリアする。
此の様にソフトウェア制御上の取り決めを行うこ〉によ
りプロセッサ間の同時アクセスが発生することはなかっ
た。
りプロセッサ間の同時アクセスが発生することはなかっ
た。
然しなからプロセッサ２０とプロセッサ０６が非同期の
関係に在る時は、プロセッサ０６の動作状態により割り
込みに要する時間が必ずしも一定でない場合があり、此
の為同時アクセスが発生し、プロセッサ０６がリードし
ている時にプロセッサ２０がライトすることが起こり、
データの転送が正確に行われないと云う問題があった。
関係に在る時は、プロセッサ０６の動作状態により割り
込みに要する時間が必ずしも一定でない場合があり、此
の為同時アクセスが発生し、プロセッサ０６がリードし
ている時にプロセッサ２０がライトすることが起こり、
データの転送が正確に行われないと云う問題があった。
上記問題点は第１図の原理図に示す様にプロセッサ２０
からプロセッサ０６ヘプロセツサ間レジスタ０５を使用
して情報伝達を行うマルチプロセッサシステムに於いて
、プロセッサ２０から送出されるライトデータを一時格
納するライトバッファ０２、及びプロセッサ２０から送
出されるライト信号を一時格納してプロセッサ０６に対
して割り込み信号を出すＩＲＱ発生回路０４を起動し、
プロセッサ０６から送出されるリード信号１７のタイミ
ングでライトバッファ０２に対しライト信号１３を発信
し、プロセッサ間レジスタ０５にライトするタイミング
シフト回路０３を具備することにより解決される。
からプロセッサ０６ヘプロセツサ間レジスタ０５を使用
して情報伝達を行うマルチプロセッサシステムに於いて
、プロセッサ２０から送出されるライトデータを一時格
納するライトバッファ０２、及びプロセッサ２０から送
出されるライト信号を一時格納してプロセッサ０６に対
して割り込み信号を出すＩＲＱ発生回路０４を起動し、
プロセッサ０６から送出されるリード信号１７のタイミ
ングでライトバッファ０２に対しライト信号１３を発信
し、プロセッサ間レジスタ０５にライトするタイミング
シフト回路０３を具備することにより解決される。
本発明によるとプロセッサ２０から送出されるライトデ
ータを一時ライトバッファ０２に格納し、プロセッサ２
０から送出されるライト信号によりＩＲＱ発生回路０４
を起動してプロセッサ０６に対して割り込みを行い、此
の結果プロセッサ０６が出すリード信号１７により前に
プロセッサ間レジスタ０５にライトされたデータをリー
ドし、此のリード信号のタイミングでライトバッファ０
２に対しライト信号１３を出し、次のデータをプロセッ
サ間レジスタ０５にライトするので同時アクセスを阻止
することが可能となる。
ータを一時ライトバッファ０２に格納し、プロセッサ２
０から送出されるライト信号によりＩＲＱ発生回路０４
を起動してプロセッサ０６に対して割り込みを行い、此
の結果プロセッサ０６が出すリード信号１７により前に
プロセッサ間レジスタ０５にライトされたデータをリー
ドし、此のリード信号のタイミングでライトバッファ０
２に対しライト信号１３を出し、次のデータをプロセッ
サ間レジスタ０５にライトするので同時アクセスを阻止
することが可能となる。
第２恩は本発明に依るプロセッサ間レジスタの同時アク
セス防止方式の一実施例を示す図である。
セス防止方式の一実施例を示す図である。
第３図は第２図の回路のタイミングチャートである。
図中、０２はライトバッファ、０３はタイミングシフト
回路、１３はプロセッサ間レジスタのライト信号、１４
はプロセッサ間レジスタライト用データバスである。
回路、１３はプロセッサ間レジスタのライト信号、１４
はプロセッサ間レジスタライト用データバスである。
尚図示されていないが、タイミングシフト回路０３には
プロセッサ２０系のシステムクロックとプロセッサ０６
系のシステムクロックが共に入力されている。
プロセッサ２０系のシステムクロックとプロセッサ０６
系のシステムクロックが共に入力されている。
又第２図はプロセッサ２０からプロセッサ０６へ情報伝
達する場合に就いてのみ記述されており、プロセッサ０
６からプロセッサ２０へ情報伝達する場合には同様な回
路が必要である。
達する場合に就いてのみ記述されており、プロセッサ０
６からプロセッサ２０へ情報伝達する場合には同様な回
路が必要である。
第２図から判る様に本発明ではプロセッサ間レジスタ０
５にライトバッファ０２、及びタイミングシフト回路０
３を付加することにより確実にデータの転送を保証する
。尚以下の説明に於いて、Ｘはプロセッサ間レジスタ０
５に格納される新データ、Ｙは前データである。
５にライトバッファ０２、及びタイミングシフト回路０
３を付加することにより確実にデータの転送を保証する
。尚以下の説明に於いて、Ｘはプロセッサ間レジスタ０
５に格納される新データ、Ｙは前データである。
即ち、プロセッサ２０は自系のシステムクロックにより
アドレスバス１１を介してアドレスレコーダ０１にアク
セスし、タイミングシフト回路０３に対しライト信号１
２を出し、データバス１０を介してデータＸをライトバ
ッファ０２にライトする。
アドレスバス１１を介してアドレスレコーダ０１にアク
セスし、タイミングシフト回路０３に対しライト信号１
２を出し、データバス１０を介してデータＸをライトバ
ッファ０２にライトする。
此のライト信号１２は同時にＩＲＱ発生回路０４に入り
、ＩＲＱ発生回路０４はＩＲＱ信号１８（割り込み信号
）をプロセッサ０６へ出す。
、ＩＲＱ発生回路０４はＩＲＱ信号１８（割り込み信号
）をプロセッサ０６へ出す。
プロセッサ０６はＩＲＱ信号１８を受信することにより
データの通知があったと認識し、アドレスバス１６を介
してアドレスレコーダ０７にアクセスし、プロセッサ間
レジスク０５に対しリード信号１７を出してプロセッサ
間レジスタ０５に格納されていた前データＹをデータバ
ス１５を介してリードする。
データの通知があったと認識し、アドレスバス１６を介
してアドレスレコーダ０７にアクセスし、プロセッサ間
レジスク０５に対しリード信号１７を出してプロセッサ
間レジスタ０５に格納されていた前データＹをデータバ
ス１５を介してリードする。
又リード信号１７はＩＲＱ発生回路０４に送られ、ＩＲ
Ｑ発生回路０４をクリアする。
Ｑ発生回路０４をクリアする。
同時に此のリード信号１７はタイミングシフト回路０３
にも送られ、タイミングシフト回路０３はリード信号１
７を受信するとプロセッサ間レジスタｏ５のライト信号
１３を出してライトバッファ０２に格納されていたデー
タＸをプロセッサ間レジスタ０５にライトする。
にも送られ、タイミングシフト回路０３はリード信号１
７を受信するとプロセッサ間レジスタｏ５のライト信号
１３を出してライトバッファ０２に格納されていたデー
タＸをプロセッサ間レジスタ０５にライトする。
此の様にプロセッサ２０から出すライト信号をタイミン
グシフト回路０３により待たせることにより同時アクセ
スを阻止することが出来る。
グシフト回路０３により待たせることにより同時アクセ
スを阻止することが出来る。
上記回路動作のタイミング関係は第３図に示される。
■はプロセッサ０６系のシステムクロック、■はプロセ
ッサ２０系のシステムクロックであり、二つのシステム
クロックは相互に非同期の関係にある。
ッサ２０系のシステムクロックであり、二つのシステム
クロックは相互に非同期の関係にある。
■はプロセッサ０６のリード信号１７、■はプロセッサ
間レジスタ０５の出力データであり、共にプロセッサ０
６系のシステムクロック■と同期している。
間レジスタ０５の出力データであり、共にプロセッサ０
６系のシステムクロック■と同期している。
■はプロセッサ０６のデータ入力規格であり、此のタイ
ミング内でリードが行われる必要がある。
ミング内でリードが行われる必要がある。
■は〆ｌｌズブライ！６ｆ−ｆ信号１２、■はプロセッ
サ２０の出力データであり、共にプロセッサ２０系のシ
ステムクロック■と同期している。
サ２０の出力データであり、共にプロセッサ２０系のシ
ステムクロック■と同期している。
■はライトバッファ０２の出力データ１４の変化するタ
イミングを示す。
イミングを示す。
■はプロセッサ間レジスタ０５のライト信号１３のタイ
ミングを示す。
ミングを示す。
［相］はプロセッサ間レジスタ０５の内部データの状況
を示すもので、前データＹから新データＸへの変化する
タイミングを示す。
を示すもので、前データＹから新データＸへの変化する
タイミングを示す。
以上詳細に説明した様に本発明によれば、同時アクセス
が確実に阻止され、ソフトウェア的性能の向上が実現し
、且つデータが保証されると云う大きい効果がある。
が確実に阻止され、ソフトウェア的性能の向上が実現し
、且つデータが保証されると云う大きい効果がある。
第１図は本発明の原理図である。
第２図は本発明に依るプロセッサ間レジスタの同時アク
セス防止方式の一実施例を示す図である。 第３図は第２図の回路のタイミングチャートである。 第４図は従来のプロセッサ間レジスタの同時アクセス防
止方式の一例を示す図である。 図中、２０．０６は夫々プロセッサ、０１．０７は夫々
アドレスレコーダ、０４はＩＲＱ発生回路、０５はプロ
セッサ間レジスタ、１０はプロセッサ２０系のデータパ
ス、１１はプロセッサ２０系のアドレスバス、１２はプ
ロセッサ間レジスタへのライト信号、１５はプロセッサ
０６系のデータバス、１６はプロセッサ０６系のアドレ
スバス、１７はプロセッサ間レジスタのリード信号、１
８はプロセッサ０６へのＩＲＱ信号、０２はライトバン
ファ、０３はタイミングシフト回路、１３はプロセッサ
間レジスタのライト信号、１４はプロセッサ間レジスタ
ライト用データバスである。 勾べ椅ト旦月ｅノや、ア［しっ 茅 １ 日 ■ ■−」−ｍ− ■ 当を２０ｅ口路ｃ７）５？イミシ２に斤ヤー片耳３罰
セス防止方式の一実施例を示す図である。 第３図は第２図の回路のタイミングチャートである。 第４図は従来のプロセッサ間レジスタの同時アクセス防
止方式の一例を示す図である。 図中、２０．０６は夫々プロセッサ、０１．０７は夫々
アドレスレコーダ、０４はＩＲＱ発生回路、０５はプロ
セッサ間レジスタ、１０はプロセッサ２０系のデータパ
ス、１１はプロセッサ２０系のアドレスバス、１２はプ
ロセッサ間レジスタへのライト信号、１５はプロセッサ
０６系のデータバス、１６はプロセッサ０６系のアドレ
スバス、１７はプロセッサ間レジスタのリード信号、１
８はプロセッサ０６へのＩＲＱ信号、０２はライトバン
ファ、０３はタイミングシフト回路、１３はプロセッサ
間レジスタのライト信号、１４はプロセッサ間レジスタ
ライト用データバスである。 勾べ椅ト旦月ｅノや、ア［しっ 茅 １ 日 ■ ■−」−ｍ− ■ 当を２０ｅ口路ｃ７）５？イミシ２に斤ヤー片耳３罰
Claims (1)
- 【特許請求の範囲】 プロセッサ（２０）からプロセッサ（０６）へプロセッ
サ間レジスタ（０５）を使用して情報伝達を行うマルチ
プロセッサシステムに於いて、 該プロセッサ（２０）から送出されるライトデータを一
時格納するライトバッファ（０２）、 及び該プロセッサ（２０）から送出されるライト信号を
一時格納して該プロセッサ（０６）に対して割り込み信
号を出すＩＲＱ発生回路（０４）を起動し、該プロセッ
サ（０６）から送出されるリード信号（１７）のタイミ
ングで該ライトバッファ（０２）に対しライト信号（１
３）を発信し、 該プロセッサ間レジスタ（０５）にライトするタイミン
グシフト回路（０３）を具備することを特徴とするプロ
セッサ間レジスタの同時アクセス防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012486A JPS62256160A (ja) | 1986-04-30 | 1986-04-30 | プロセツサ間レジスタの同時アクセス防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012486A JPS62256160A (ja) | 1986-04-30 | 1986-04-30 | プロセツサ間レジスタの同時アクセス防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256160A true JPS62256160A (ja) | 1987-11-07 |
Family
ID=14265580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012486A Pending JPS62256160A (ja) | 1986-04-30 | 1986-04-30 | プロセツサ間レジスタの同時アクセス防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electric Ind Co Ltd | 画像出力装置 |
| US5639170A (en) * | 1992-06-23 | 1997-06-17 | Fujitsu Limited | Printing head for wire-dot printer |
-
1986
- 1986-04-30 JP JP10012486A patent/JPS62256160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electric Ind Co Ltd | 画像出力装置 |
| US5639170A (en) * | 1992-06-23 | 1997-06-17 | Fujitsu Limited | Printing head for wire-dot printer |
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