JPH0142010B2 - - Google Patents
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- JPH0142010B2 JPH0142010B2 JP59138610A JP13861084A JPH0142010B2 JP H0142010 B2 JPH0142010 B2 JP H0142010B2 JP 59138610 A JP59138610 A JP 59138610A JP 13861084 A JP13861084 A JP 13861084A JP H0142010 B2 JPH0142010 B2 JP H0142010B2
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- JP
- Japan
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- signal
- circuit
- processor
- time
- output
- Prior art date
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Links
- 230000002093 peripheral effect Effects 0.000 claims description 48
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
プロセツサに接続される周辺回路の動作に応答
するプロセツサの対応の仕方を改善したプロセツ
サシステムに関し、 プロセツサの無駄な待ち時間を短縮することを
目的とし、 プロセツサと、該プロセツサからのアクセス信
号により動作し、処理終了後にその終了信号をレ
デイ信号として前記プロセツサに通知する周辺回
路を有するシステムにおいて、前記アクセス信号
の送出時刻から予め決められた時間経過後に信号
を出力する信号出力手段を前記周辺回路に併設す
ると共に、 前記周辺回路から出力される終了信号及び前記
信号出力手段から出力される信号の何れか一方が
出力されることをもつて、前記プロセツサへ処理
終了を示すレデイ信号を送出するレデイ信号送出
手段及び前記信号の出力と前記周辺回路からのレ
デイ信号出力を、アクセス信号の開始時刻から所
定時間後に有効とするゲート手段と、 前記プロセツサには、前記アクセス信号の送出
時刻から前記レデイ信号の受信時刻までの時間に
対応して一定時間、該アクセス時間を継続する手
段とを備え、前記周辺回路の処理が所定時間内に
終わらないときにアクセス信号を継続させるよう
にして構成した。
するプロセツサの対応の仕方を改善したプロセツ
サシステムに関し、 プロセツサの無駄な待ち時間を短縮することを
目的とし、 プロセツサと、該プロセツサからのアクセス信
号により動作し、処理終了後にその終了信号をレ
デイ信号として前記プロセツサに通知する周辺回
路を有するシステムにおいて、前記アクセス信号
の送出時刻から予め決められた時間経過後に信号
を出力する信号出力手段を前記周辺回路に併設す
ると共に、 前記周辺回路から出力される終了信号及び前記
信号出力手段から出力される信号の何れか一方が
出力されることをもつて、前記プロセツサへ処理
終了を示すレデイ信号を送出するレデイ信号送出
手段及び前記信号の出力と前記周辺回路からのレ
デイ信号出力を、アクセス信号の開始時刻から所
定時間後に有効とするゲート手段と、 前記プロセツサには、前記アクセス信号の送出
時刻から前記レデイ信号の受信時刻までの時間に
対応して一定時間、該アクセス時間を継続する手
段とを備え、前記周辺回路の処理が所定時間内に
終わらないときにアクセス信号を継続させるよう
にして構成した。
本発明はプロセツサに接続される周辺回路の動
作に応答するプロセツサの対応の仕方を改善した
プロセツサシステムに関する。
作に応答するプロセツサの対応の仕方を改善した
プロセツサシステムに関する。
プロセツサシステムには、プロセツサに複数の
周辺回路が接続されて成るものがある。これら周
辺回路の動作速度はプロセツサの動作速度より遅
い場合がある。従つて、これら両者間は同期がと
れていない。そこで、その同期をとる手段を上記
両者間に設ける必要性が生ずる。
周辺回路が接続されて成るものがある。これら周
辺回路の動作速度はプロセツサの動作速度より遅
い場合がある。従つて、これら両者間は同期がと
れていない。そこで、その同期をとる手段を上記
両者間に設ける必要性が生ずる。
そのための従来技法としては、プロセツサの周
辺回路への接続を為し得るように周辺回路に合わ
せてプロセツサが周辺回路を待つものがある。
辺回路への接続を為し得るように周辺回路に合わ
せてプロセツサが周辺回路を待つものがある。
このような制御態様には、周辺回路からの通知
に応答してプロセツサと周辺回路との接続を行な
うものと、プロセツサが周辺回路のための最大待
ち時間を待つてプロセツサと周辺回路との接続を
行なうものとがある。
に応答してプロセツサと周辺回路との接続を行な
うものと、プロセツサが周辺回路のための最大待
ち時間を待つてプロセツサと周辺回路との接続を
行なうものとがある。
上述の前者の技法は周辺回路からの通知を待つ
ため、その通知が何らかの原因により途絶える
と、プロセツサは待機状態に陥つてシステムダウ
ンとなつてしまう。
ため、その通知が何らかの原因により途絶える
と、プロセツサは待機状態に陥つてシステムダウ
ンとなつてしまう。
又、上述の後者の技法では、周辺回路が最大待
ち時間以内にその処理を終了し終えた場合であつ
ても設定されている最大待ち時間だけ待つてしま
うという不具合がある。
ち時間以内にその処理を終了し終えた場合であつ
ても設定されている最大待ち時間だけ待つてしま
うという不具合がある。
本発明は、斯かる問題点に鑑みて創作されたも
ので、プロセツサの無駄な待ち時間を短縮し得る
プロセツサへのレデイ状態通知方式を提供するこ
とをその目的とする。
ので、プロセツサの無駄な待ち時間を短縮し得る
プロセツサへのレデイ状態通知方式を提供するこ
とをその目的とする。
第１図は本発明の原理ブロツク図を示す。この
図に示すように、プロセツサ２と、該プロセツサ
２からのアクセス信号により動作し、処理終了後
にその終了信号RDYをレデイ信号として前記プ
ロセツサ２に通知する周辺回路３を有するシステ
ムに次の構成要素を設ける。その構成要素は、前
記アクセス信号の送出時刻から予め決められた時
間経過後に信号Ｄを出力する信号出力手段４，
５，６，７を前記周辺回路３に併設すると共に、
前記周辺回路３から出力される終了信号及び前記
信号出力手段４，５，６，７から出力される信号
の何れか一方が出力されることをもつて、前記プ
ロセツサへ処理終了を示すレデイ信号を送出する
レデイ信号送出手段８及び前記信号Ｄの出力と前
記周辺回路３からのレデイ信号出力を、アクセス
信号の開始時刻から所定時間後に有効とするゲー
ト手段９と、前記プロセツサ２には、前記アクセ
ス信号の送出時刻から前記レデイ信号の受信時刻
までの時間に対応して一定時間、該アクセス時間
を継続する手段１０とであり、前記周辺回路３の
処理が所定時間内に終わらないときにアクセス信
号を継続させるようにして本発明は構成される。
図に示すように、プロセツサ２と、該プロセツサ
２からのアクセス信号により動作し、処理終了後
にその終了信号RDYをレデイ信号として前記プ
ロセツサ２に通知する周辺回路３を有するシステ
ムに次の構成要素を設ける。その構成要素は、前
記アクセス信号の送出時刻から予め決められた時
間経過後に信号Ｄを出力する信号出力手段４，
５，６，７を前記周辺回路３に併設すると共に、
前記周辺回路３から出力される終了信号及び前記
信号出力手段４，５，６，７から出力される信号
の何れか一方が出力されることをもつて、前記プ
ロセツサへ処理終了を示すレデイ信号を送出する
レデイ信号送出手段８及び前記信号Ｄの出力と前
記周辺回路３からのレデイ信号出力を、アクセス
信号の開始時刻から所定時間後に有効とするゲー
ト手段９と、前記プロセツサ２には、前記アクセ
ス信号の送出時刻から前記レデイ信号の受信時刻
までの時間に対応して一定時間、該アクセス時間
を継続する手段１０とであり、前記周辺回路３の
処理が所定時間内に終わらないときにアクセス信
号を継続させるようにして本発明は構成される。
本発明プロセツサへのレデイ状態通知方式によ
れば、予め決められる時間内に周辺回路から終了
信号があればその時点でプロセツサを通常動作に
入らしめ、又予め決められた時間が経過しても周
辺回路から終了信号が来ない場合にはプロセツサ
を強制的に通常動作に入らしめるから、周辺回路
からの終了信号が来なくなつたとしても可及的短
時間のうちにプロセツサを通常動作に復帰せしめ
得ると同時に、プロセツサに生ずる無駄な待ち時
間の短縮化を達成し得る。
れば、予め決められる時間内に周辺回路から終了
信号があればその時点でプロセツサを通常動作に
入らしめ、又予め決められた時間が経過しても周
辺回路から終了信号が来ない場合にはプロセツサ
を強制的に通常動作に入らしめるから、周辺回路
からの終了信号が来なくなつたとしても可及的短
時間のうちにプロセツサを通常動作に復帰せしめ
得ると同時に、プロセツサに生ずる無駄な待ち時
間の短縮化を達成し得る。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第２図は本発明の一実施例を示す。この図にお
いて、１は中央処理装置（プロセツサ）（以下、
CPUと略称する。）２から周辺回路３をアクセス
するためのアドレス信号を受けるデコーダで、そ
の出力は周辺回路３の選択入力SELに接続される
と共にフリツプフロツプ回路４のデータ入力Ｄに
接続されている。フリツプフロツプ回路４のＱ出
力はフリツプフロツプ回路５のデータ入力Ｄに接
続され、フリツプフロツプ回路５のＱ出力はフリ
ツプフロツプ回路６のデータ入力Ｄに接続されて
いる。これらのフリツプフロツプ回路４，５，６
はいずれも反転セツト入力Ｓ及び反転リセツト入
力Ｒにハイレベルの信号が供給されている状態に
おいてクロツク信号CLKの立上がり時刻にデー
タ入力Ｄにハイレベルの信号が供給されているな
らばＱ出力にハイレベルの信号が発生され、クロ
ツク信号CLKの立上がり時刻にデータ入力Ｄに
ローレベルの信号が供給されているならばＱ出力
にローレベルの信号が発生されるように構成され
ている。図中の＊はハイレベルの信号が供給され
ている状態を示す。
いて、１は中央処理装置（プロセツサ）（以下、
CPUと略称する。）２から周辺回路３をアクセス
するためのアドレス信号を受けるデコーダで、そ
の出力は周辺回路３の選択入力SELに接続される
と共にフリツプフロツプ回路４のデータ入力Ｄに
接続されている。フリツプフロツプ回路４のＱ出
力はフリツプフロツプ回路５のデータ入力Ｄに接
続され、フリツプフロツプ回路５のＱ出力はフリ
ツプフロツプ回路６のデータ入力Ｄに接続されて
いる。これらのフリツプフロツプ回路４，５，６
はいずれも反転セツト入力Ｓ及び反転リセツト入
力Ｒにハイレベルの信号が供給されている状態に
おいてクロツク信号CLKの立上がり時刻にデー
タ入力Ｄにハイレベルの信号が供給されているな
らばＱ出力にハイレベルの信号が発生され、クロ
ツク信号CLKの立上がり時刻にデータ入力Ｄに
ローレベルの信号が供給されているならばＱ出力
にローレベルの信号が発生されるように構成され
ている。図中の＊はハイレベルの信号が供給され
ている状態を示す。
フリツプフロツプ回路５及び６のＱ出力はノア
回路７へ接続され、ノア回路７の出力はノア回路
８の一方の入力に接続されると共にフリツプフロ
ツプ回路４の反転リセツト入力Ｒに接続されてい
る。ノア回路８の他方の入力には周辺回路３の終
了信号RDY出力が接続されている。ノア回路８
の出力はフリツプフロツプ回路４のＱ出力と共に
ノア回路９へ接続されている。
回路７へ接続され、ノア回路７の出力はノア回路
８の一方の入力に接続されると共にフリツプフロ
ツプ回路４の反転リセツト入力Ｒに接続されてい
る。ノア回路８の他方の入力には周辺回路３の終
了信号RDY出力が接続されている。ノア回路８
の出力はフリツプフロツプ回路４のＱ出力と共に
ノア回路９へ接続されている。
ノア回路９の出力即ちレデイ信号出力はCPU
２に接続されている。このCPU２は、ノア回路
９から発生されるレデイ信号により通常動作とな
るよう構成されているほか、ノア回路９から予め
決められた時間内にレデイ信号が発生しないなら
ばCPU２のアクセス時間を引き延ばす手段１０
が備えられている。
２に接続されている。このCPU２は、ノア回路
９から発生されるレデイ信号により通常動作とな
るよう構成されているほか、ノア回路９から予め
決められた時間内にレデイ信号が発生しないなら
ばCPU２のアクセス時間を引き延ばす手段１０
が備えられている。
このように構成されるシステムの動作を以下に
説明する。
説明する。
周辺回路３がアクセスされない通常動作状態に
おいては、デコーダ１からは第３図のSELで示す
如くローレベルの信号が発生されており、従つて
周辺回路３からは第２図のRDYで示す如きハイ
レベルの終了信号が発生している。又、フリツプ
フロツプ回路４の入力Ｄに供給される信号がロー
レベルにあるからフリツプフロツプ回路４のＱ出
力はローレベルにあり、従つてフリツプフロツプ
回路５，６のＱ出力もローレベルとなつている。
それ故、ノア回路７の出力はハイレベルとなる。
周辺回路３のRDY出力はハイレベルにあるから、
ノア回路８の出力はローレベルとなり、結果とし
てノア回路９からハイレベルの信号が発生し続け
ており、CPU２は通常動作態様となつている。
おいては、デコーダ１からは第３図のSELで示す
如くローレベルの信号が発生されており、従つて
周辺回路３からは第２図のRDYで示す如きハイ
レベルの終了信号が発生している。又、フリツプ
フロツプ回路４の入力Ｄに供給される信号がロー
レベルにあるからフリツプフロツプ回路４のＱ出
力はローレベルにあり、従つてフリツプフロツプ
回路５，６のＱ出力もローレベルとなつている。
それ故、ノア回路７の出力はハイレベルとなる。
周辺回路３のRDY出力はハイレベルにあるから、
ノア回路８の出力はローレベルとなり、結果とし
てノア回路９からハイレベルの信号が発生し続け
ており、CPU２は通常動作態様となつている。
しかし、CPU２によつて周辺回路３がアクセ
スされると、デコーダ１の出力SELはハイレベル
になり、周辺回路３がアクセスされて動作状態に
入ると、フリツプフロツプ回路４，５，６は周辺
回路３が動作するのに要する時間長に拘りなく第
４図乃至第７図のＡ，Ｂ，Ｃに示す如く、１命令
サイクルの予め決められたクロツク例えば第２番
目のクロツクからその立上がり時刻毎に１クロツ
ク毎に切り換えられていく。それに伴つて、ノア
回路７の出力は第４図乃至第７図（これら図中の
斜線部分は各アクセスの動作可能範囲を示す。以
下、ノア回路８，９の出力についても同じであ
る。）のＤに示す如きタイミングで切り換えられ
る。
スされると、デコーダ１の出力SELはハイレベル
になり、周辺回路３がアクセスされて動作状態に
入ると、フリツプフロツプ回路４，５，６は周辺
回路３が動作するのに要する時間長に拘りなく第
４図乃至第７図のＡ，Ｂ，Ｃに示す如く、１命令
サイクルの予め決められたクロツク例えば第２番
目のクロツクからその立上がり時刻毎に１クロツ
ク毎に切り換えられていく。それに伴つて、ノア
回路７の出力は第４図乃至第７図（これら図中の
斜線部分は各アクセスの動作可能範囲を示す。以
下、ノア回路８，９の出力についても同じであ
る。）のＤに示す如きタイミングで切り換えられ
る。
このような回路動作に対して、周辺回路３の
RDY出力に発生しているローレベルの信号に応
答して第４図乃至第６図のＥに示す如くノア回路
８の出力が制御され、ノア回路９からローレベル
のレデイ信号が発生する。これに応答するCPU
２はそのアクセス時間延長手段１０をして周辺回
路３へのアクセス時間を延長する。
RDY出力に発生しているローレベルの信号に応
答して第４図乃至第６図のＥに示す如くノア回路
８の出力が制御され、ノア回路９からローレベル
のレデイ信号が発生する。これに応答するCPU
２はそのアクセス時間延長手段１０をして周辺回
路３へのアクセス時間を延長する。
このような延長される時間が予め決められた時
間、例えば３クロツク以内（第３図乃至第５図参
照）であつて、且つその時間内に周辺回路３がそ
のRDY出力にハイレベルの終了信号を発生させ
る場合には、それに対応してノア回路８からロー
レベルの信号を発生する（第３図乃至第５図のＥ
参照）。かくして、ノア回路９からはハイレベル
のレデイ信号が発生することとなり、これに応答
するCPU２は通常動作状態へ切り換えられる。
間、例えば３クロツク以内（第３図乃至第５図参
照）であつて、且つその時間内に周辺回路３がそ
のRDY出力にハイレベルの終了信号を発生させ
る場合には、それに対応してノア回路８からロー
レベルの信号を発生する（第３図乃至第５図のＥ
参照）。かくして、ノア回路９からはハイレベル
のレデイ信号が発生することとなり、これに応答
するCPU２は通常動作状態へ切り換えられる。
しかし、上述の如く延長される時間が予め決め
られた時間の経過をみても、なお周辺回路３から
ハイレベルの信号が発生しない場合には、次のク
ロツク立上がり時刻にフリツプフロツプ回路６の
Ｑ出力はローレベルにされ（第７図のＣ）、ノア
回路７の出力はハイレベルにされる（第７図の
Ｄ）。この時刻に至つてもなお、ローレベルの終
了信号が周辺回路３から発生し続けているから、
ノア回路８の出力はローレベルにされる。（第７
図のＥ）。かくして、ノア回路９からハイレベル
の信号が発生されることとなり、CPU２は強制
的にその通常動作状態へ復帰させられる。
られた時間の経過をみても、なお周辺回路３から
ハイレベルの信号が発生しない場合には、次のク
ロツク立上がり時刻にフリツプフロツプ回路６の
Ｑ出力はローレベルにされ（第７図のＣ）、ノア
回路７の出力はハイレベルにされる（第７図の
Ｄ）。この時刻に至つてもなお、ローレベルの終
了信号が周辺回路３から発生し続けているから、
ノア回路８の出力はローレベルにされる。（第７
図のＥ）。かくして、ノア回路９からハイレベル
の信号が発生されることとなり、CPU２は強制
的にその通常動作状態へ復帰させられる。
なお、上記実施例においては、フリツプフロツ
プ回路４，５，６及びノア回路７，８，９から成
る回路は周辺回路毎に設けられてもよいし、或い
は動作状態が略同じ周辺回路が複数ある場合には
これらに共通して設けてもよい。又、上述のＡ，
Ｂ，Ｃ及びＤの時間的関係を作り出してそのＤ及
び周辺回路からの信号に応答してＥを発生し、こ
のＥとＡとからレデイ信号を発生し得る回路であ
るならば、その回路構成は任意である。
プ回路４，５，６及びノア回路７，８，９から成
る回路は周辺回路毎に設けられてもよいし、或い
は動作状態が略同じ周辺回路が複数ある場合には
これらに共通して設けてもよい。又、上述のＡ，
Ｂ，Ｃ及びＤの時間的関係を作り出してそのＤ及
び周辺回路からの信号に応答してＥを発生し、こ
のＥとＡとからレデイ信号を発生し得る回路であ
るならば、その回路構成は任意である。
以上述べたように、本発明によれば
周辺回路から応答がなくなつても可及的短時
間のうちにプロセツサを通常動作に復帰せしめ
ると共に、 無駄な待ち時間の短縮化を図り得る、等の効
果が得られる。
間のうちにプロセツサを通常動作に復帰せしめ
ると共に、 無駄な待ち時間の短縮化を図り得る、等の効
果が得られる。
第１図は本発明の原理ブロツク図、第２図は本
発明の一実施例を示す図、第３図は周辺回路がア
クセスされない場合のシーケンスを示す図、第４
図乃至第６図は夫々、第１乃至第３の終了信号発
生例におけるシーケンスを示す図、第７図は予め
決められた時間が経過しても終了信号が発生しな
い場合のシーケンスを示す図である。 第１図及び第２図において、２はプロセツサ、
３は周辺回路、１２は信号出力手段（フリツプフ
ロツプ回路４，５，６、ノア回路７）、１３はレ
デイ信号送出手段（ノア回路８，９）である。
発明の一実施例を示す図、第３図は周辺回路がア
クセスされない場合のシーケンスを示す図、第４
図乃至第６図は夫々、第１乃至第３の終了信号発
生例におけるシーケンスを示す図、第７図は予め
決められた時間が経過しても終了信号が発生しな
い場合のシーケンスを示す図である。 第１図及び第２図において、２はプロセツサ、
３は周辺回路、１２は信号出力手段（フリツプフ
ロツプ回路４，５，６、ノア回路７）、１３はレ
デイ信号送出手段（ノア回路８，９）である。
Claims (1)
- 【特許請求の範囲】 １ プロセツサ２と、該プロセツサ２からのアク
セス信号により動作し、処理終了後にその終了信
号RDYをレデイ信号として前記プロセツサ２に
通知する周辺回路３を有するシステムにおいて、 前記アクセス信号の送出時刻から予め決められ
た時間経過後に信号Ｄを出力する信号出力手段
４，５，６，７を前記周辺回路３に併設すると共
に、 前記周辺回路３から出力される終了信号及び前
記信号出力手段４，５，６，７から出力される信
号の何れか一方が出力されることをもつて、前記
プロセツサ２へ処理終了を示すレデイ信号を送出
するレデイ信号送出手段８及び前記信号Ｄの出力
と前記周辺回路からのレデイ信号出力を、アクセ
ス信号の開始時刻から所定時間後に有効とするゲ
ート手段９と、 前記プロセツサ２には、前記アクセス信号の送
出時刻から前記レデイ信号の受信時刻までの時間
に対応して一定時間、該アクセス時間を継続する
手段１０とを備え、 前記周辺回路の処理が所定時間内に終わらない
ときにアクセス信号を継続させることを特徴とす
るプロセツサへのレデイ状態通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138610A JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138610A JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121553A JPS6121553A (ja) | 1986-01-30 |
| JPH0142010B2 true JPH0142010B2 (ja) | 1989-09-08 |
Family
ID=15226102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138610A Granted JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121553A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
| JPH0713876A (ja) * | 1993-06-29 | 1995-01-17 | Nec Corp | レディ信号制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107741A (en) * | 1976-03-08 | 1977-09-09 | Hitachi Ltd | Peripheral control unit |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
-
1984
- 1984-07-04 JP JP59138610A patent/JPS6121553A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107741A (en) * | 1976-03-08 | 1977-09-09 | Hitachi Ltd | Peripheral control unit |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121553A (ja) | 1986-01-30 |
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