JPS58155433A - 個別入出力ユニツトの接続方式 - Google Patents
個別入出力ユニツトの接続方式Info
- Publication number
- JPS58155433A JPS58155433A JP57038747A JP3874782A JPS58155433A JP S58155433 A JPS58155433 A JP S58155433A JP 57038747 A JP57038747 A JP 57038747A JP 3874782 A JP3874782 A JP 3874782A JP S58155433 A JPS58155433 A JP S58155433A
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- JP
- Japan
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- bus
- common bus
- ilo
- gate
- processor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（２）発明の技術分野
本発明は、プロセッサを用いた共通バス方式の装置にお
いて、装置を運用状態ａｔまで、個別入出カニニットを
保守したｐ増設し九シすることができる、個別入出カニ
ニットの接続方式に関するものである。
いて、装置を運用状態ａｔまで、個別入出カニニットを
保守したｐ増設し九シすることができる、個別入出カニ
ニットの接続方式に関するものである。
（ｍ従来技術と問題点
従来、個別入出カニニット（以下Ｉ１０と略す）を具え
九プロセッサを応用し九装置においては、ＶＯはプロセ
ッサの共通バスに接続されてお夛、Ｉｌｏの保守や増設
を行う場合には一旦プロセッサを停止し、電源を切断し
てから行うのが通例であった。
九プロセッサを応用し九装置においては、ＶＯはプロセ
ッサの共通バスに接続されてお夛、Ｉｌｏの保守や増設
を行う場合には一旦プロセッサを停止し、電源を切断し
てから行うのが通例であった。
第１図は従来のＩｌｏを具え九プロセッサを応用した装
置の構成を示している。同図において、ｌはプロセッサ
（ＰＲＯ）、！は共通バス、３はメインメモリ、４−１
．４−２．・・・はＩｌｏである。第１図に見られるご
とく各Ｉ１０４−１．４−１ ＋・・・は共通バス８に
接続されておシ、共通バス８を介してプロセッサ１との
間で、データ信号、アドレス信号および制御信号の送受
を行っている。従って、電源を印加してプロセッサ１を
動作状態にした壕までｌ１０４−１゜４−２．・・・を
挿脱した場合は、電気的なショックによってプロセッサ
の動作に悪影響を与えるおそれがあシ、そのため前述の
ようにＩｌｏの保守や増設を行う場合線、一旦プロセッ
サを停止し電源を切断して行わなければならなかった。
置の構成を示している。同図において、ｌはプロセッサ
（ＰＲＯ）、！は共通バス、３はメインメモリ、４−１
．４−２．・・・はＩｌｏである。第１図に見られるご
とく各Ｉ１０４−１．４−１ ＋・・・は共通バス８に
接続されておシ、共通バス８を介してプロセッサ１との
間で、データ信号、アドレス信号および制御信号の送受
を行っている。従って、電源を印加してプロセッサ１を
動作状態にした壕までｌ１０４−１゜４−２．・・・を
挿脱した場合は、電気的なショックによってプロセッサ
の動作に悪影響を与えるおそれがあシ、そのため前述の
ようにＩｌｏの保守や増設を行う場合線、一旦プロセッ
サを停止し電源を切断して行わなければならなかった。
このように従来の方式では、Ｉｌｏの１ユニツトの障害
でも装置停止が必要となり、従って装置の稼動率を下げ
ることＫｔＪ）、ま九増設などの変更が頻繁に行なわれ
る場合には、その都度装置を停止させなければならない
不便があった。
でも装置停止が必要となり、従って装置の稼動率を下げ
ることＫｔＪ）、ま九増設などの変更が頻繁に行なわれ
る場合には、その都度装置を停止させなければならない
不便があった。
（Ｃ）発明の目的
本発明は、このような従来技術の問題点を解消しようと
するものであって、その目的は個別のＩ／′。
するものであって、その目的は個別のＩ／′。
交換を行うことも可能なＩｌｏの接続方式を提供するこ
とにある。
とにある。
（至）発明の構成
本発明におけるＩｌｏの接続方式唸、次の３つの事項か
ら構成されるものである。
ら構成されるものである。
１）プロセッサの共通バスとＩ１０バスとを物理的に分
離すゐことによ、ｉｉ）、Ｉ１０バスで発生する各種の
擾乱を共通バスに波及させないよう圧する１り 共通バ
スとＩ１０バスとを論理的に切り離すことによシ、一時
的にプロセッサの処理においてＩｌｏへのアクセスを禁
止し、１１０がプロセッサの動作シーケンスに無関係に
なるようにする。
離すゐことによ、ｉｉ）、Ｉ１０バスで発生する各種の
擾乱を共通バスに波及させないよう圧する１り 共通バ
スとＩ１０バスとを論理的に切り離すことによシ、一時
的にプロセッサの処理においてＩｌｏへのアクセスを禁
止し、１１０がプロセッサの動作シーケンスに無関係に
なるようにする。
３）電源が印加され良状態でバスに対してＩ１０ユニッ
トを挿脱しても、各種の素子が破壊されることがないよ
うな電気的保護手段を講じる。
トを挿脱しても、各種の素子が破壊されることがないよ
うな電気的保護手段を講じる。
これらのうち３）項ｉｌｌ、Ｉ１０ユニット回路設計上
の考慮例えば回路構成上の保護対策、部品の選択および
コイルやコンデンサを用いた過渡特性抑圧回路などＫよ
って実現できるが、このような手段自体は本発明の目的
ではないので、詳細には記さない。
の考慮例えば回路構成上の保護対策、部品の選択および
コイルやコンデンサを用いた過渡特性抑圧回路などＫよ
って実現できるが、このような手段自体は本発明の目的
ではないので、詳細には記さない。
（ト）発明の実施例
以下、実施例に基づいて本発明の詳細な説明する。
ｗｉ２図は本発明の方式の一実施例の構成を示している
。同図において、第１図におけると同じ部分は同じ番号
で示されてお夛、５はＩ１０バス、６はアダプタ（ＡＤ
Ｐ ）である。
。同図において、第１図におけると同じ部分は同じ番号
で示されてお夛、５はＩ１０バス、６はアダプタ（ＡＤ
Ｐ ）である。
第２図において、各Ｉ１０４−１．４−２．・・・は直
接プロセッサｌの共通バス３に接続されず、Ｉ１０バス
５に接続されている。共通バス露とＩ１０バス５とは分
離されていて、アダプタ６を介して接続される。Ｉ１０
バス６に接続されるＩｌｏ ４−１．４− ｚ ＋・・
・は、前述のように電源が印加された状態でユニットを
挿脱できるように設計されたＩ１０ユニット群である。
接プロセッサｌの共通バス３に接続されず、Ｉ１０バス
５に接続されている。共通バス露とＩ１０バス５とは分
離されていて、アダプタ６を介して接続される。Ｉ１０
バス６に接続されるＩｌｏ ４−１．４− ｚ ＋・・
・は、前述のように電源が印加された状態でユニットを
挿脱できるように設計されたＩ１０ユニット群である。
また第３図は、第２図における共通バス！ 、 Ｉ／。
バス５およびアダプタ６の構成を詳細に示したものであ
る。同図において２人、２Ｂ、２Ｃはそれぞれアドレス
、データバスおよび制御線であって、これらは共通バス
２を形成している。 ５Ａ、５Ｂ、５Ｃはそれぞれアド
レスバス、データバスおよび制御線であってこれらはＩ
１０バス５を構成している。また６Ａ。
る。同図において２人、２Ｂ、２Ｃはそれぞれアドレス
、データバスおよび制御線であって、これらは共通バス
２を形成している。 ５Ａ、５Ｂ、５Ｃはそれぞれアド
レスバス、データバスおよび制御線であってこれらはＩ
１０バス５を構成している。また６Ａ。
６Ｂはゲート、６Ｃは制御部であって、これらはアダプ
タ６を構成している。
タ６を構成している。
第３図において、アダプタ６は共通バスのアドレスバス
ＨＡトＩ１０バスのアドレスバス５ム、共通バスのデー
タバス！ＢとＩ１０バスのデータバス５Ｂをそれぞれゲ
ート６ムで分離するとともに、Ｉ１０バスのデータバス
５Ｂと共通バスのデータバス２Ｂとをゲート６Ｂで分離
できるように構成されている。
ＨＡトＩ１０バスのアドレスバス５ム、共通バスのデー
タバス！ＢとＩ１０バスのデータバス５Ｂをそれぞれゲ
ート６ムで分離するとともに、Ｉ１０バスのデータバス
５Ｂと共通バスのデータバス２Ｂとをゲート６Ｂで分離
できるように構成されている。
これらのグー） ６Ａ、６Ｂは、制御Ｍ２Ｃにおける共
通バスからの制御信号（リード要求、ライ）Ｉ！求等）
と制御＠ＳＣにおけるＩ１０パスからの制御信号（Ｉ／
。
通バスからの制御信号（リード要求、ライ）Ｉ！求等）
と制御＠ＳＣにおけるＩ１０パスからの制御信号（Ｉ／
。
応答信号等）とをそれぞれ相手のバスに中継する制御部
６Ｃの制御によってオンオフされる。
６Ｃの制御によってオンオフされる。
第４図は、Ｉｌｏからデータを読み出す場合の動作に関
連するアダプタの構成を説明している。に図において１
１はグー）（Ｇ）、１２は増幅器、１３はオアゲート、
１４はセレクタ、１５はゲート（Ｇ）、１６はタイミン
グ監視回路である。また第４図において、アダプタよシ
左＊ｔｉ共通バスを示し、アダプタより右側はいバスを
示している。
連するアダプタの構成を説明している。に図において１
１はグー）（Ｇ）、１２は増幅器、１３はオアゲート、
１４はセレクタ、１５はゲート（Ｇ）、１６はタイミン
グ監視回路である。また第４図において、アダプタよシ
左＊ｔｉ共通バスを示し、アダプタより右側はいバスを
示している。
プロセッサから共通バスのアドレスバスを経て読み出し
たいＩｌｏのアドレスが発生し、同じく制御線を経てリ
ード要求信号が発生すると、アダプタはこれらをそれぞ
れゲート１１．増幅器νを経てＩ１０バスのそれぞれア
ドレスバスと制御線にそのまま中継する。また！沙から
Ｉ１０バスのデータバスを経てデータを受け、同じく制
御線を経て応答信号を受けると、アダプタはこれらをそ
れぞれセレクタ１４とゲート■、オアゲー）１３を経て
共通バスのそれぞれデータバスと制御線にそのｔま中継
する。
たいＩｌｏのアドレスが発生し、同じく制御線を経てリ
ード要求信号が発生すると、アダプタはこれらをそれぞ
れゲート１１．増幅器νを経てＩ１０バスのそれぞれア
ドレスバスと制御線にそのまま中継する。また！沙から
Ｉ１０バスのデータバスを経てデータを受け、同じく制
御線を経て応答信号を受けると、アダプタはこれらをそ
れぞれセレクタ１４とゲート■、オアゲー）１３を経て
共通バスのそれぞれデータバスと制御線にそのｔま中継
する。
リード要求が発生し九ＶＯが障害になっていた９または
実装されていなかったルした丸め、Ｉ１０バスに応答信
号が送出されなかつ九場合、アダプタにおいては、タイ
ミング監視回路１６によってリード要求の発生から応答
信号が送出されるまでの時間を監視していて、一定時間
経っても応答信号が送出されなかった場合、タイミング
監視回路１６から擬似的な応答信号を発生して、オアゲ
ート１３を経て共通バスの制御線に送出する。さらにセ
レクタ１４に８麓されているＩ１０不良を示すパターン
をゲート１５を経て共通バスのデータバスに送出すると
ともに、タイ２ング監視回路１６からＩ１０不良を示す
ステータス信号を共通バスの制御線に送出する。図示さ
れないプロセッサは、共通バスを介して送られた！沖不
良を示すステータス信号を監視し、これが送出されたこ
とによって送られたデータが不良であることを認識して
、データの破棄等必要な処理を行う。
実装されていなかったルした丸め、Ｉ１０バスに応答信
号が送出されなかつ九場合、アダプタにおいては、タイ
ミング監視回路１６によってリード要求の発生から応答
信号が送出されるまでの時間を監視していて、一定時間
経っても応答信号が送出されなかった場合、タイミング
監視回路１６から擬似的な応答信号を発生して、オアゲ
ート１３を経て共通バスの制御線に送出する。さらにセ
レクタ１４に８麓されているＩ１０不良を示すパターン
をゲート１５を経て共通バスのデータバスに送出すると
ともに、タイ２ング監視回路１６からＩ１０不良を示す
ステータス信号を共通バスの制御線に送出する。図示さ
れないプロセッサは、共通バスを介して送られた！沖不
良を示すステータス信号を監視し、これが送出されたこ
とによって送られたデータが不良であることを認識して
、データの破棄等必要な処理を行う。
以上はＩｌｏからのデータの読み出しの場合について説
明したが、プロセッサからＩｌｏにデータを書き込む場
合も同様な処理が行われる。
明したが、プロセッサからＩｌｏにデータを書き込む場
合も同様な処理が行われる。
このように第３図および第４図において説明した方式に
よれば、読み出しまたは書き込みをしようとしたＩｌｏ
がなかった場合でも、プロセッサは物理的に影響を受け
ることなく、予め定められた処理ルーチンに従ってデー
タ処理を行うことができる。
よれば、読み出しまたは書き込みをしようとしたＩｌｏ
がなかった場合でも、プロセッサは物理的に影響を受け
ることなく、予め定められた処理ルーチンに従ってデー
タ処理を行うことができる。
上記の方式によればＩｌｏの活性状態での保守を実現で
きるが、まだ十分ではない。例えばＩｌｏに対するアク
セスが発生中にそのＩｌｏを抜こうとした場合は、バス
に対する擾乱が発生することを免れない。またＩ１０ユ
ニットの活性挿脱による素子の破壊は防止できたとして
も、挿脱に伴なう擾乱を完全に防止することは困難であ
る。
きるが、まだ十分ではない。例えばＩｌｏに対するアク
セスが発生中にそのＩｌｏを抜こうとした場合は、バス
に対する擾乱が発生することを免れない。またＩ１０ユ
ニットの活性挿脱による素子の破壊は防止できたとして
も、挿脱に伴なう擾乱を完全に防止することは困難であ
る。
そこで本発明の方式においては、人為的にＩ１０ユニッ
トの挿脱を行なう場合には、Ｉ１０バスを共通バスから
一時的に切如離すことができるようにするためのバス分
離スイッチをアダプタに設ける。
トの挿脱を行なう場合には、Ｉ１０バスを共通バスから
一時的に切如離すことができるようにするためのバス分
離スイッチをアダプタに設ける。
謳５図はバス分離スイッチを含む場合の動作に関連する
アダプタの構成を説明している。同図において、２１は
スイッチ、２２．２３はアンドゲート、ム、２５はオア
ゲート、謳はタイミング監視回路である。また第５図に
おいて、アダプタよシ左側は共通バスを示し、アダプタ
より右側はｌ１０ノ（スを示している。
アダプタの構成を説明している。同図において、２１は
スイッチ、２２．２３はアンドゲート、ム、２５はオア
ゲート、謳はタイミング監視回路である。また第５図に
おいて、アダプタよシ左側は共通バスを示し、アダプタ
より右側はｌ１０ノ（スを示している。
第５図において、スイッチ２１をオンにすると、アンド
ゲートｎを介して共通バスからｌ１０）（スヘのリード
要求は禁止され、同時にアンドゲートｎ。
ゲートｎを介して共通バスからｌ１０）（スヘのリード
要求は禁止され、同時にアンドゲートｎ。
オアグートスを経て、共通バスからのリード要求信号が
そのまま応答信号として共通バスへ返送される。またオ
アゲート怒を介してステータス信号が共通バスへ送出さ
れるので、図示されないプロセッサは読み出しができな
かつ九ことを認識することができ、纂４図の場合と同様
にしてＩ１０ユニットが障害であった！ｌｔたは実装さ
れていなかつ九場合の処理を行うことができる。タイミ
ング監視回路２６紘第４図の場合と同様に、リード要求
信号の送出後一定時間経過してもＩｌｏから応答信号が
返送されなかったと亀、オアグー）２４を経て共通バス
へ擬似的応答信号を送出する。
そのまま応答信号として共通バスへ返送される。またオ
アゲート怒を介してステータス信号が共通バスへ送出さ
れるので、図示されないプロセッサは読み出しができな
かつ九ことを認識することができ、纂４図の場合と同様
にしてＩ１０ユニットが障害であった！ｌｔたは実装さ
れていなかつ九場合の処理を行うことができる。タイミ
ング監視回路２６紘第４図の場合と同様に、リード要求
信号の送出後一定時間経過してもＩｌｏから応答信号が
返送されなかったと亀、オアグー）２４を経て共通バス
へ擬似的応答信号を送出する。
第５図においてスイッチ２１をオンにすると、アダプタ
に接続され九すべてのＩｌｏに対するアクセスが中断さ
れるが、通常、プロセス用のＩｌｏ等においては数秒に
１回程度のアクセス頻度であることや、出カニニットの
場合はデータが保持されているので、スイッチオンの時
間を短くすれば、運用上問題を生じることはない。
に接続され九すべてのＩｌｏに対するアクセスが中断さ
れるが、通常、プロセス用のＩｌｏ等においては数秒に
１回程度のアクセス頻度であることや、出カニニットの
場合はデータが保持されているので、スイッチオンの時
間を短くすれば、運用上問題を生じることはない。
（ト）発明の詳細
な説明したように本発明の方式によれば、個別のＩｌｏ
を具え九プロセッサを応用した装置において、個別のＩ
ｌｏの単独障害が装置全体に影響を与えるのを防止でき
るだけでなく、装置を停止することな（Ｉｌｏの交換を
行うことも可能である。
を具え九プロセッサを応用した装置において、個別のＩ
ｌｏの単独障害が装置全体に影響を与えるのを防止でき
るだけでなく、装置を停止することな（Ｉｌｏの交換を
行うことも可能である。
また予めプログラムを作っておけに１義置を停止するこ
とな（Ｉｌｏを増設することも可能である。
とな（Ｉｌｏを増設することも可能である。
１１ＥＩ図は従来のＩｌｏを具え九プロセッサを応用し
九装置の構成を示すブロック図、第２図は本発明の個別
入出カニニットの接続方式の一実施例の構成を示すブロ
ック図、第３図は共通バス、 Ｉｌｏおよびアダプタの
詳細な構成を示すブロック図、第４図はＩｌｏからデー
タを読み出す場合の動作に関連するアダプタの構成を示
すブロック図、第５図はバス分離スイッチを含む場合の
動作に関連するアダプタの構成を示すブロック図である
。 ｌ：プロセッサ（ＰＲＯ）、 ２：共通バス、２Ａニア
トレスバス、２Ｂ：データバス％ ｇｃ ： 制御ハｘ
、３：メインメモリ、４−ｔ、４−２．・・・二個刈入
出力ユニツ）（Ｉ／（υ、５ ： Ｉｌｏ ｊＰ＜ス、
５ム：アドレスバス、５Ｂ：データバス、５Ｃ：制御線
、６：アダプタ、６Ａ、６Ｂ ：ゲート、６Ｃ：制御部
、１１：ゲート（２）、１２：増幅器、Ｌ３ニオアゲー
ト、１４：セレクタ、１５ニゲ−）（Ｇ）、１１！：タ
イミング監視回路、２１：スイッチ、２２．２３ ：ア
ンドゲート、２４．２５ニオアゲート、２６：タイミン
グ監視回路。 第１図 第２図 第４図
九装置の構成を示すブロック図、第２図は本発明の個別
入出カニニットの接続方式の一実施例の構成を示すブロ
ック図、第３図は共通バス、 Ｉｌｏおよびアダプタの
詳細な構成を示すブロック図、第４図はＩｌｏからデー
タを読み出す場合の動作に関連するアダプタの構成を示
すブロック図、第５図はバス分離スイッチを含む場合の
動作に関連するアダプタの構成を示すブロック図である
。 ｌ：プロセッサ（ＰＲＯ）、 ２：共通バス、２Ａニア
トレスバス、２Ｂ：データバス％ ｇｃ ： 制御ハｘ
、３：メインメモリ、４−ｔ、４−２．・・・二個刈入
出力ユニツ）（Ｉ／（υ、５ ： Ｉｌｏ ｊＰ＜ス、
５ム：アドレスバス、５Ｂ：データバス、５Ｃ：制御線
、６：アダプタ、６Ａ、６Ｂ ：ゲート、６Ｃ：制御部
、１１：ゲート（２）、１２：増幅器、Ｌ３ニオアゲー
ト、１４：セレクタ、１５ニゲ−）（Ｇ）、１１！：タ
イミング監視回路、２１：スイッチ、２２．２３ ：ア
ンドゲート、２４．２５ニオアゲート、２６：タイミン
グ監視回路。 第１図 第２図 第４図
Claims (1)
- プロセッサを用％／％九共通バス方式の装置において、
該プロセッサに属する個別入出カニニットを接続する丸
めの個別パスを設けるとともに、該個別バスと前記共通
バスとを結合するゲートと、該ゲートのオンオフを制御
する制御回路とを設け、さらに前記ゲートを制御して前
記共通バスと前記個別バスとを論理的に切）離すための
信号を発生するスイッチを設けたことを特徴とする個別
入出カニニットの接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038747A JPS58155433A (ja) | 1982-03-11 | 1982-03-11 | 個別入出力ユニツトの接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038747A JPS58155433A (ja) | 1982-03-11 | 1982-03-11 | 個別入出力ユニツトの接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58155433A true JPS58155433A (ja) | 1983-09-16 |
| JPS6223340B2 JPS6223340B2 (ja) | 1987-05-22 |
Family
ID=12533895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038747A Granted JPS58155433A (ja) | 1982-03-11 | 1982-03-11 | 個別入出力ユニツトの接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155433A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121553A (ja) * | 1984-07-04 | 1986-01-30 | Fujitsu Ltd | プロセツサへのレデイ状態通知方式 |
| JPS6220050A (ja) * | 1985-07-19 | 1987-01-28 | Nec Corp | バス監視制御方式 |
| JPS63282865A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | 入出力回路 |
| US5038906A (en) * | 1988-04-05 | 1991-08-13 | Kabushiki Kaisha Daikin Seisakusho | Clutch disc assembly |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102643A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Data processor |
-
1982
- 1982-03-11 JP JP57038747A patent/JPS58155433A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102643A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Data processor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121553A (ja) * | 1984-07-04 | 1986-01-30 | Fujitsu Ltd | プロセツサへのレデイ状態通知方式 |
| JPH0142010B2 (ja) * | 1984-07-04 | 1989-09-08 | Fujitsu Ltd | |
| JPS6220050A (ja) * | 1985-07-19 | 1987-01-28 | Nec Corp | バス監視制御方式 |
| JPS63282865A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | 入出力回路 |
| US5038906A (en) * | 1988-04-05 | 1991-08-13 | Kabushiki Kaisha Daikin Seisakusho | Clutch disc assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223340B2 (ja) | 1987-05-22 |
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