JPS6121553A - プロセツサへのレデイ状態通知方式 - Google Patents
プロセツサへのレデイ状態通知方式Info
- Publication number
- JPS6121553A JPS6121553A JP59138610A JP13861084A JPS6121553A JP S6121553 A JPS6121553 A JP S6121553A JP 59138610 A JP59138610 A JP 59138610A JP 13861084 A JP13861084 A JP 13861084A JP S6121553 A JPS6121553 A JP S6121553A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- processor
- output
- signal
- time
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はプロセッサに接続される周辺回路の動作に応答
するプロセッサの対応の仕方を改善したプロセッサシス
テムに関する。
するプロセッサの対応の仕方を改善したプロセッサシス
テムに関する。
プロセッサシステムには、プロセッサに複数の周辺回路
が接続されて成るものがある。これら周辺回路の動作速
度はプロセッサの動作速度より遅い場合がある。従って
、これら両者間は同期がとれていない。そこで、その同
期をとる手段を上記両者間に設ける必要柱が生ずる。
が接続されて成るものがある。これら周辺回路の動作速
度はプロセッサの動作速度より遅い場合がある。従って
、これら両者間は同期がとれていない。そこで、その同
期をとる手段を上記両者間に設ける必要柱が生ずる。
そのための従来技法としては、プロセッサの周辺回路へ
の接続を為し得るように周辺回路に合わせてプロセッサ
が周辺回路を待つものがある。
の接続を為し得るように周辺回路に合わせてプロセッサ
が周辺回路を待つものがある。
このような制御態様には、周辺回路からの通知に応答し
てプロセッサと周辺回路との接続を行なうものと、プロ
セッサが周辺回路のための最大待ち時間を待ってプロセ
ッサと周辺回路との接続を行なうものとがある。
てプロセッサと周辺回路との接続を行なうものと、プロ
セッサが周辺回路のための最大待ち時間を待ってプロセ
ッサと周辺回路との接続を行なうものとがある。
上述の前者の技法は周辺回路からの通知を待つため、そ
の通知が何らかの原因により途絶えると、プロセッサは
待機状態に陥ってシステムダウンとなってしまう。
の通知が何らかの原因により途絶えると、プロセッサは
待機状態に陥ってシステムダウンとなってしまう。
ち時間以内にその処理を終了し終えた場合であっても設
定されている最大待ち時間だけ待ってしまうという不具
合がある。
定されている最大待ち時間だけ待ってしまうという不具
合がある。
本発明は上述したような問題点を解決し得るプロセッサ
へのレディ状態通知方式を提供するもので、そのための
手段はプロセッサ及びこれに接続される周辺回路を有す
るシステムにおいて、レディ信号を発生する第１の手段
と、前記周辺回路がアクセスされてから予め決められた
時間経過前に前記周辺回路から通知された終了信号に応
答して前記第１の手段をしてレディ信号を発生させ、前
記予め決められた時間経過後に前記周辺回路からの終了
信号がなくても前記第１の手段をしてレディ信号を発生
せしめる第２の手段とを備え、前記プロセッサは前記レ
ディ信号を受けて通常動作に復帰すると共に、前記レデ
ィ信号が前記予め決められた時間内に発生されない際に
はアクセス時間を引き延ばすものである。
へのレディ状態通知方式を提供するもので、そのための
手段はプロセッサ及びこれに接続される周辺回路を有す
るシステムにおいて、レディ信号を発生する第１の手段
と、前記周辺回路がアクセスされてから予め決められた
時間経過前に前記周辺回路から通知された終了信号に応
答して前記第１の手段をしてレディ信号を発生させ、前
記予め決められた時間経過後に前記周辺回路からの終了
信号がなくても前記第１の手段をしてレディ信号を発生
せしめる第２の手段とを備え、前記プロセッサは前記レ
ディ信号を受けて通常動作に復帰すると共に、前記レデ
ィ信号が前記予め決められた時間内に発生されない際に
はアクセス時間を引き延ばすものである。
本発明プロセッサへのレディ状態通知方式によれば、予
め決められる時間内に周辺回路から゛終了信号があれば
その時点でプロセッサを通常動作に入らしめ、又予め決
められた時間が経過しても周辺回路から終了信号が来な
い場合にはプロセッサーを強制的に通常動作に入らしめ
るから、周辺回路からの終了信号が来なくなったとして
も可及的短時間のうちにプロセッサを通常動作に復帰せ
しめ得ると同時に、プロセッサに生ずる無駄な待ち時間
の短縮化を達成し得る。
め決められる時間内に周辺回路から゛終了信号があれば
その時点でプロセッサを通常動作に入らしめ、又予め決
められた時間が経過しても周辺回路から終了信号が来な
い場合にはプロセッサーを強制的に通常動作に入らしめ
るから、周辺回路からの終了信号が来なくなったとして
も可及的短時間のうちにプロセッサを通常動作に復帰せ
しめ得ると同時に、プロセッサに生ずる無駄な待ち時間
の短縮化を達成し得る。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例を示す。この図において、１
は中央処理装置（プロセッサ）（以下、ＣＰＵと略称す
る。）２から周辺回路３をアクセスするためのアドレス
信号を受けるデコーダで、その出力は胤辺回路３の選択
入力Ｓ Ｅ Ｌに接続されると共にフリップフロップ回
路４のデータ人力りに接続されている。フリップフロッ
プ回路４のＱ出力はフリップフロップ回路５のデータ人
力りに接続°され、フリップフロップ回路５のＱ出力は
フリップフロップ回路６のデータ人力りに接続されてい
る。これらのフリップフロップ回路４，５゜６はいずれ
も反転セント人力Ｓ及び反転リセント人力Ｒにハイレベ
ルの信号が供給されている状態においてクロック信号Ｃ
ＬＫの立上がり時刻にデータ人力りにハイレベルの信号
が供給されているならばＱ出力にハイレベルの信号が発
生され、クロック信号ＣＬＫの立上がり時刻にデータ人
力りにローレベルの信号が供給されているならばＱ出力
にローレベルの信号が発生されるように構成されている
。図中のＸはハイレベルの信号が供給されている状態を
示す。
は中央処理装置（プロセッサ）（以下、ＣＰＵと略称す
る。）２から周辺回路３をアクセスするためのアドレス
信号を受けるデコーダで、その出力は胤辺回路３の選択
入力Ｓ Ｅ Ｌに接続されると共にフリップフロップ回
路４のデータ人力りに接続されている。フリップフロッ
プ回路４のＱ出力はフリップフロップ回路５のデータ人
力りに接続°され、フリップフロップ回路５のＱ出力は
フリップフロップ回路６のデータ人力りに接続されてい
る。これらのフリップフロップ回路４，５゜６はいずれ
も反転セント人力Ｓ及び反転リセント人力Ｒにハイレベ
ルの信号が供給されている状態においてクロック信号Ｃ
ＬＫの立上がり時刻にデータ人力りにハイレベルの信号
が供給されているならばＱ出力にハイレベルの信号が発
生され、クロック信号ＣＬＫの立上がり時刻にデータ人
力りにローレベルの信号が供給されているならばＱ出力
にローレベルの信号が発生されるように構成されている
。図中のＸはハイレベルの信号が供給されている状態を
示す。
フリップフロップ回路５及び６のＱ出力はノア回路７へ
接続され、ノア回路７の出力はノア回路８の一方の入力
に接続されると共にフリンプフロッ、ブ回路４の反転リ
セント人力Ｒに接続されて」する。ノア回路８の他方の
入力には周辺回路３の終了信号ＲＤＹ出力が接続されて
いる。ノア回路８の出力はフリップフロップ回路４のＱ
出力と共にノア回路９へ接続されている。
接続され、ノア回路７の出力はノア回路８の一方の入力
に接続されると共にフリンプフロッ、ブ回路４の反転リ
セント人力Ｒに接続されて」する。ノア回路８の他方の
入力には周辺回路３の終了信号ＲＤＹ出力が接続されて
いる。ノア回路８の出力はフリップフロップ回路４のＱ
出力と共にノア回路９へ接続されている。
ノア回路９の出力即ちレディ信号出力はＣＰＵ′２に接
続されている。このＣＰＵ２は、ノア回路９から発生さ
れるレディ信号により通常動作となるよう構成されてい
るほか、ノア回路９から予め決められた時間内にレディ
信号が発生しないならばＣＰＵ２のアクセス時間を引き
延ばす手段１０が備えられている。
続されている。このＣＰＵ２は、ノア回路９から発生さ
れるレディ信号により通常動作となるよう構成されてい
るほか、ノア回路９から予め決められた時間内にレディ
信号が発生しないならばＣＰＵ２のアクセス時間を引き
延ばす手段１０が備えられている。
このように構成されるシステムの動作を以下に説明する
。
。
周辺回路３がアクセスされない通常動作状態においては
、デコーダ１からは第２図のＳＥＬで示 ′す如
くローレベルの信号が発生されており、従って周辺回路
３からは第２図のＲＤＹで示す如きハイレベルの終了信
号が発生している。又、フリップフロップ回路４の入力
りに供給される信号が口−レベルにあるからフリップフ
ロップ回路４のＱ出力はローレベルにあり、従ってフリ
ップフロップ回路５，６のＱ出力もローレベルとなって
いる。
、デコーダ１からは第２図のＳＥＬで示 ′す如
くローレベルの信号が発生されており、従って周辺回路
３からは第２図のＲＤＹで示す如きハイレベルの終了信
号が発生している。又、フリップフロップ回路４の入力
りに供給される信号が口−レベルにあるからフリップフ
ロップ回路４のＱ出力はローレベルにあり、従ってフリ
ップフロップ回路５，６のＱ出力もローレベルとなって
いる。
それ故、ノア回゛路７の出力はハイレベルとなる。
周辺回路３のＲＤＹ出力はハイレベルにあるから、ノア
回路８の出力はローレベルとなり、結果としてノア回路
９からハイレベルの信号が発生し続けており、ＣＰＵ２
は通常動作状態清なっている。
回路８の出力はローレベルとなり、結果としてノア回路
９からハイレベルの信号が発生し続けており、ＣＰＵ２
は通常動作状態清なっている。
しかし、ＣＰＵ２によって周辺回路３がアクセスされる
と、デコーダ１の出力ＳＥＬはハイレベルになり、周辺
回路３がアクセスされて動作状態に入ると、フリップフ
ロップ回路４，５．６は周辺回路３が動作するのに要す
る時間長に拘りなく第３図乃至第６図のＡ、Ｂ、Ｃに示
す如く、１命令サイクルの予め決められたクロック例え
ば第２番目のクロックからその立上がり時刻毎に１クロ
ツク毎に切り換えられていく、それに伴って、ノア回路
７の出力は第３図乃至第６図（これら図中の斜線部分は
各アクセスの動作可能範囲を示す。
と、デコーダ１の出力ＳＥＬはハイレベルになり、周辺
回路３がアクセスされて動作状態に入ると、フリップフ
ロップ回路４，５．６は周辺回路３が動作するのに要す
る時間長に拘りなく第３図乃至第６図のＡ、Ｂ、Ｃに示
す如く、１命令サイクルの予め決められたクロック例え
ば第２番目のクロックからその立上がり時刻毎に１クロ
ツク毎に切り換えられていく、それに伴って、ノア回路
７の出力は第３図乃至第６図（これら図中の斜線部分は
各アクセスの動作可能範囲を示す。
以下、ノア回路８．９の出力についても同じである。）
のＤに示す如きタイミングで切り換えられる。
のＤに示す如きタイミングで切り換えられる。
このような回路動作に対して、周辺回路３のＲＤＹ出力
に発生しているローレベルの信号に応答して第３図乃至
第５図のＥに示す如くノア回路８の出力が制御され、ノ
ア回路９からローレベルのレディ信号が発生する。これ
に応答するＣＰＵ２！はそのアクセス時間延長手段１０
をして周辺回路３へのアクセス時間を延長する。
に発生しているローレベルの信号に応答して第３図乃至
第５図のＥに示す如くノア回路８の出力が制御され、ノ
ア回路９からローレベルのレディ信号が発生する。これ
に応答するＣＰＵ２！はそのアクセス時間延長手段１０
をして周辺回路３へのアクセス時間を延長する。
このような延長される時間が予め決められた時間、例え
ば３クロック以内（第３図乃至第５図参照）であって、
且つその時間内に周辺回路３がそのＲＤＹ出力にハイレ
ベルの終了信号を発生させる場合には、それに対応して
ノア回路８からローレベルの信号を発生する（第３図乃
至第５図のＥ参照）。かくして、ノア回路９からはハイ
レベルのレディ信号が発生することとなり、これに応答
するＣＰＵ２は通常動作状態へ切り換えられる。
ば３クロック以内（第３図乃至第５図参照）であって、
且つその時間内に周辺回路３がそのＲＤＹ出力にハイレ
ベルの終了信号を発生させる場合には、それに対応して
ノア回路８からローレベルの信号を発生する（第３図乃
至第５図のＥ参照）。かくして、ノア回路９からはハイ
レベルのレディ信号が発生することとなり、これに応答
するＣＰＵ２は通常動作状態へ切り換えられる。
しかし、上述の如く延長される時間が予め決められた時
間の経過をみても、なお周辺回路３からハイレベルの信
号が発生しない場合には、次のクロック立上がり時刻に
フリップフロップ回路６のＱ出力はローレベルにされ（
第６図のＣ）、ノア回路７の出力はスイレベルにされる
（第６図のＤ）。この時刻に至ってもなお、ローレベル
の終了信号が周辺回路３から発生し続けているから、ノ
ア回路８の出力はローレベルにされる（第６図のＥ）。
間の経過をみても、なお周辺回路３からハイレベルの信
号が発生しない場合には、次のクロック立上がり時刻に
フリップフロップ回路６のＱ出力はローレベルにされ（
第６図のＣ）、ノア回路７の出力はスイレベルにされる
（第６図のＤ）。この時刻に至ってもなお、ローレベル
の終了信号が周辺回路３から発生し続けているから、ノ
ア回路８の出力はローレベルにされる（第６図のＥ）。
かくして、ノア回路９からハイレベルの信号が発生され
ることとなり、ＣＰＵ２は強制的にその通常動作状態へ
復帰させられる。
ることとなり、ＣＰＵ２は強制的にその通常動作状態へ
復帰させられる。
なお、上記実施例においては、フリップフロップ回路４
，５．６及びノア回路７，８．９から成る回路は周辺回
路毎に設けられてもよいし、或いは動作態様が略同じ周
辺回路が複数ある場合にはこれらに共通して設けてもよ
い。又、上述のＡ。
，５．６及びノア回路７，８．９から成る回路は周辺回
路毎に設けられてもよいし、或いは動作態様が略同じ周
辺回路が複数ある場合にはこれらに共通して設けてもよ
い。又、上述のＡ。
Ｂ、Ｃ及びＤの時間的関係を作り出してそのＤ及び周辺
回路からの信号に応答してＥを発生し、このＥとＡとか
らレディ信号を発生し得る回路であるならば、その回路
構成は任意である。
回路からの信号に応答してＥを発生し、このＥとＡとか
らレディ信号を発生し得る回路であるならば、その回路
構成は任意である。
以上述べたように、本発明によれば
■周辺回路から応答がなくなっても可及的短時間のうち
にプロセッサを通常動作に復帰せしめ得ると共に、 ■無駄な待ち時間の短縮化を図り得る、等の効果が得ら
れる。
にプロセッサを通常動作に復帰せしめ得ると共に、 ■無駄な待ち時間の短縮化を図り得る、等の効果が得ら
れる。
第１図は本発明の一実施例を示す図、第２図乃至第６図
は第１図実施例の動作を説明するためのタイミングチャ
ートである。 図中、１はデコーダ、２はＣＰＵ、３は周辺回路、４，
５．６はフリップフロップ回路、７，８゜９はノア回路
、１０はアクセス時間延長手段である。
は第１図実施例の動作を説明するためのタイミングチャ
ートである。 図中、１はデコーダ、２はＣＰＵ、３は周辺回路、４，
５．６はフリップフロップ回路、７，８゜９はノア回路
、１０はアクセス時間延長手段である。
Claims (1)
- プロセッサ及びこれに接続される周辺回路を有するシス
テムにおいて、レディ信号を発生する第１の手段と、前
記周辺回路がアクセスされてから予め決められた時間経
過前に前記周辺回路からの終了信号に応答して前記第１
の手段をしてレディ信号を発生せしめ、前記予め決めら
れた時間経過後に前記周辺回路からの終了信号がなくて
も前記第１の手段をしてレディ信号を発生せしめる第２
の手段とを備え、前記プロセッサは前記レディ信号を受
けて通常動作に復帰すると共に、前記レディ信号が前記
予め決められた時間内に発生されない際にアクセス時間
を引き延ばすことを特徴とするプロセッサへのレディ状
態通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138610A JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138610A JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121553A true JPS6121553A (ja) | 1986-01-30 |
| JPH0142010B2 JPH0142010B2 (ja) | 1989-09-08 |
Family
ID=15226102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138610A Granted JPS6121553A (ja) | 1984-07-04 | 1984-07-04 | プロセツサへのレデイ状態通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
| JPH0713876A (ja) * | 1993-06-29 | 1995-01-17 | Nec Corp | レディ信号制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107741A (en) * | 1976-03-08 | 1977-09-09 | Hitachi Ltd | Peripheral control unit |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
-
1984
- 1984-07-04 JP JP59138610A patent/JPS6121553A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107741A (en) * | 1976-03-08 | 1977-09-09 | Hitachi Ltd | Peripheral control unit |
| JPS58155433A (ja) * | 1982-03-11 | 1983-09-16 | Fujitsu Ltd | 個別入出力ユニツトの接続方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
| JPH0713876A (ja) * | 1993-06-29 | 1995-01-17 | Nec Corp | レディ信号制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142010B2 (ja) | 1989-09-08 |
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