JPH02189667A - マイクロコンピュータの制御回路 - Google Patents
マイクロコンピュータの制御回路Info
- Publication number
- JPH02189667A JPH02189667A JP1057289A JP1057289A JPH02189667A JP H02189667 A JPH02189667 A JP H02189667A JP 1057289 A JP1057289 A JP 1057289A JP 1057289 A JP1057289 A JP 1057289A JP H02189667 A JPH02189667 A JP H02189667A
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- JP
- Japan
- Prior art keywords
- signal
- data bus
- circuit
- instruction
- address
- Prior art date
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- 238000012544 monitoring process Methods 0.000 claims abstract description 12
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータの制御回路に関する。
ダイレクトメモリアクセス機能（以下これをＤＭＡ機能
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、ＤＭＡ機能を有するマイクロプ
ロセッサユニット（以下これをＭＰＵという）を使用す
るのを前提としている。
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、ＤＭＡ機能を有するマイクロプ
ロセッサユニット（以下これをＭＰＵという）を使用す
るのを前提としている。
ＤＭＡ機能を有するＭＰＵは、これを有しないものに比
べて一般的に高価であり、従ってこれを使用したマイク
ロコンピュータシステムもまた高価になるという欠点を
有してる０例えば、ＤＭＡ機能を有しない８ビツトＭＰ
Ｕと、ＤＭＡ機能を有する１６ビツトＭＰＵとがあり、
マイクロコンピュータシステム（システム）の設計条件
としてＤＭＡ機能が必須であるとすれば、処理能力とし
ては８ビツトで充分であるときでも、ＭＰＵとしてはＤ
ＭＡ機能を有する１６ビツトＭＰＵを選択することとな
り、これに伴ってシステムな使用するメモリも１６ビツ
ト幅を有するものを使用しなければならず、全体として
高価なシステムとなる。
べて一般的に高価であり、従ってこれを使用したマイク
ロコンピュータシステムもまた高価になるという欠点を
有してる０例えば、ＤＭＡ機能を有しない８ビツトＭＰ
Ｕと、ＤＭＡ機能を有する１６ビツトＭＰＵとがあり、
マイクロコンピュータシステム（システム）の設計条件
としてＤＭＡ機能が必須であるとすれば、処理能力とし
ては８ビツトで充分であるときでも、ＭＰＵとしてはＤ
ＭＡ機能を有する１６ビツトＭＰＵを選択することとな
り、これに伴ってシステムな使用するメモリも１６ビツ
ト幅を有するものを使用しなければならず、全体として
高価なシステムとなる。
本発明のマイクロコンピュータの制御回路は、データバ
スに接続されたダイレクトメモリアクセス機能を有しな
いマイクロプロセッサユニットと、現在の命令実行アド
レスにアドレスジャンプを行うための命令コードを出力
する命令発生回路と、前記マイクロプロセッサユニット
の動作を指示する制御プログラムを内蔵する読出し専用
メモリと、前記マイクロプロセッサユニットのメモリサ
イクルを監視してその各命令サイクルの始まりのタイミ
ングを検出して監視信号を出力する監視回路と、動作可
能信号と前記マイクロプロセッサユニットから送られて
くるアドレスバス信号とを入力して前記動作可能信号が
ローレベルまたはハイレベルのうちのいずれか一方の状
態のときに前記アドレスバス信号によって前記データバ
スに接続されている前記読出し専用メモリまたは複数個
のデータバス接続素子のうちの１個の素子を選択して接
続し前記動作可能信号が前記ローレベルまたは前期ハイ
レベルのうちの他方の状態のときは前記データバスに接
続されている前記読出し専用メモリまたは前記データバ
ス接続素子は選択せずに前記命令発生回路を選択するア
ドレスデコーダ回路と、ダイレクトメモリアクセスの実
行を要求するＤＭＡ要求信号と前記監視信号とを入力し
て前記アドレスデコーダ回路に前記動作可能信号を出力
する制御回路とを備えている。
スに接続されたダイレクトメモリアクセス機能を有しな
いマイクロプロセッサユニットと、現在の命令実行アド
レスにアドレスジャンプを行うための命令コードを出力
する命令発生回路と、前記マイクロプロセッサユニット
の動作を指示する制御プログラムを内蔵する読出し専用
メモリと、前記マイクロプロセッサユニットのメモリサ
イクルを監視してその各命令サイクルの始まりのタイミ
ングを検出して監視信号を出力する監視回路と、動作可
能信号と前記マイクロプロセッサユニットから送られて
くるアドレスバス信号とを入力して前記動作可能信号が
ローレベルまたはハイレベルのうちのいずれか一方の状
態のときに前記アドレスバス信号によって前記データバ
スに接続されている前記読出し専用メモリまたは複数個
のデータバス接続素子のうちの１個の素子を選択して接
続し前記動作可能信号が前記ローレベルまたは前期ハイ
レベルのうちの他方の状態のときは前記データバスに接
続されている前記読出し専用メモリまたは前記データバ
ス接続素子は選択せずに前記命令発生回路を選択するア
ドレスデコーダ回路と、ダイレクトメモリアクセスの実
行を要求するＤＭＡ要求信号と前記監視信号とを入力し
て前記アドレスデコーダ回路に前記動作可能信号を出力
する制御回路とを備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１はマイクロプロセッサユニット（Ｍ
ＰＵ）であり、このＭＰＵはＤＭＡ機能は有していない
。２は命令発生回路で、現在の命令アドレスに相対アド
レスジャンプ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ）をする命
令コードを発生する機能を有し、発生命令選択信号３１
がローレベルのときに命令コードをデータバス２１に出
力する。３は読出し専用メモリ（ＲＯＭ）で、ＭＰＵＩ
の制御プログラムを内蔵している。５はデータバス２１
に接続されるＲＯＭ３以外の素子を総称したもので、こ
こではデータバス接続素子と呼称する。具体的には、ラ
ンダムアクセスメモリ（ＲＡＭ）や入出カポ−）（Ｉ１
０ボート）やタイマーや割込制御回路等である。素子選
択信号３０は、データバス２１に接続するＲＯＭ３また
はデータバス接続素子５のうちの一つの素子を選択する
ための信号であり、ローレベルになった信号に対応する
素子がデータバス２１に接続される。６は監視回路で、
ＭＰＵＩの種々の制御信号を元にＭＰＵ１のメモリサイ
クルの動きを監視して各命令サイクルの始まるタイミン
グを検出する。監視回路６の出力の監視信号２４は、Ｍ
ＰＵ１の各命令サイクルに対して、第一回目のメモリサ
イクルの期間中だけハイレベルとなる信号である。９は
アドレスデコーダ回路で、アドレス信号２７によってデ
ータバス２１に接続すべきＲＯＭ３とデータバス接続素
子５のうちの所望の一つの素子を選択する素子選択信号
３０または命令発生回路２を選択する命令発生回路選択
信号３１を出力する。アドレスデコーダ回路９は、制御
回路７からの動作可能信号２９がローレベルのときは素
子選択信号３０のうちの一つを、またハイレベルのとき
は命令発生回路選択信号３１をローレベルとして、デー
タバス２１に接続するＲ ＯＭ、３まなはデータバス接
続素子５または命令発生回路２のうちの一つを選択する
。７は制御回路で、監視信号２４およびＤＭＡ要求信号
２５を入力して動作可能信号２９を出力する。
ＰＵ）であり、このＭＰＵはＤＭＡ機能は有していない
。２は命令発生回路で、現在の命令アドレスに相対アド
レスジャンプ（Ｊｕｎｐ Ｒｅｒａｔｉｖｅ）をする命
令コードを発生する機能を有し、発生命令選択信号３１
がローレベルのときに命令コードをデータバス２１に出
力する。３は読出し専用メモリ（ＲＯＭ）で、ＭＰＵＩ
の制御プログラムを内蔵している。５はデータバス２１
に接続されるＲＯＭ３以外の素子を総称したもので、こ
こではデータバス接続素子と呼称する。具体的には、ラ
ンダムアクセスメモリ（ＲＡＭ）や入出カポ−）（Ｉ１
０ボート）やタイマーや割込制御回路等である。素子選
択信号３０は、データバス２１に接続するＲＯＭ３また
はデータバス接続素子５のうちの一つの素子を選択する
ための信号であり、ローレベルになった信号に対応する
素子がデータバス２１に接続される。６は監視回路で、
ＭＰＵＩの種々の制御信号を元にＭＰＵ１のメモリサイ
クルの動きを監視して各命令サイクルの始まるタイミン
グを検出する。監視回路６の出力の監視信号２４は、Ｍ
ＰＵ１の各命令サイクルに対して、第一回目のメモリサ
イクルの期間中だけハイレベルとなる信号である。９は
アドレスデコーダ回路で、アドレス信号２７によってデ
ータバス２１に接続すべきＲＯＭ３とデータバス接続素
子５のうちの所望の一つの素子を選択する素子選択信号
３０または命令発生回路２を選択する命令発生回路選択
信号３１を出力する。アドレスデコーダ回路９は、制御
回路７からの動作可能信号２９がローレベルのときは素
子選択信号３０のうちの一つを、またハイレベルのとき
は命令発生回路選択信号３１をローレベルとして、デー
タバス２１に接続するＲ ＯＭ、３まなはデータバス接
続素子５または命令発生回路２のうちの一つを選択する
。７は制御回路で、監視信号２４およびＤＭＡ要求信号
２５を入力して動作可能信号２９を出力する。
第２図は第１図の実施例の動作を示すタイムチャートで
、（ａ）はＤＭＡ要求信号を入力した場合のタイムチャ
ート、（ｂ）はＤＭＡ要求信号を入力しない場合のタイ
ムチャートである。
、（ａ）はＤＭＡ要求信号を入力した場合のタイムチャ
ート、（ｂ）はＤＭＡ要求信号を入力しない場合のタイ
ムチャートである。
ＤＭＡ要求信号２５を入力しない場合は、第２図（ｂ）
に示すように、ＭＰＵＩは（命令＃１）を実行したのち
、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信号
２５を入力した場合は、第２図（ａ）に示すように、Ｍ
ＰＵ１は（命令＃１）を実行したのち、メモリサイクル
の３回分の時間をおいて（命令＃２）を実行する。（命
令＃１）とく命令＃２）との間にある（”ＪＲ＊”命令
）は、現在の命令アドレスに相対アドレスジャンプ（Ｊ
ｕｎｐ Ｒｅｒｔｔｉｖｅ ）を行わせる命令である。
に示すように、ＭＰＵＩは（命令＃１）を実行したのち
、直ちに（命令＃２）を実行する。一方ＤＭＡ要求信号
２５を入力した場合は、第２図（ａ）に示すように、Ｍ
ＰＵ１は（命令＃１）を実行したのち、メモリサイクル
の３回分の時間をおいて（命令＃２）を実行する。（命
令＃１）とく命令＃２）との間にある（”ＪＲ＊”命令
）は、現在の命令アドレスに相対アドレスジャンプ（Ｊ
ｕｎｐ Ｒｅｒｔｔｉｖｅ ）を行わせる命令である。
このメモリサイクル３回分の間にＤＭＡを実行する。
以上説明したように１本発明のマイクロコンピュータの
制御回路は、ＤＭＡ機能は有していないＭＰＵを使用し
てマイクロコンピュータ−システムを構成するとき、現
在の命令アドレスにジャンプする命令を挿入して命令ア
ドレスが進まないようにすることができるため、ＤＭＡ
のタイミングを作ることができるという効果がある。
制御回路は、ＤＭＡ機能は有していないＭＰＵを使用し
てマイクロコンピュータ−システムを構成するとき、現
在の命令アドレスにジャンプする命令を挿入して命令ア
ドレスが進まないようにすることができるため、ＤＭＡ
のタイミングを作ることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の動作を示すタイムチャートである。 １・・・・・・ＭＰＵ、２・・・・・・命令発生回路、
３・・・・・・ＲＯＭ、５・・・・・・データバス接続
素子、６・・・・・・監視回路、７・・・・・・制御回
路、９・旧・・アドレスデコーダ回路、２１・・・・・
・データバス、２５・・・・・・ＤＭＡ要求信号、２９
・・・・・・動作可能信号、３１・・・・・・命令発生
回路選択信号。
第１図の実施例の動作を示すタイムチャートである。 １・・・・・・ＭＰＵ、２・・・・・・命令発生回路、
３・・・・・・ＲＯＭ、５・・・・・・データバス接続
素子、６・・・・・・監視回路、７・・・・・・制御回
路、９・旧・・アドレスデコーダ回路、２１・・・・・
・データバス、２５・・・・・・ＤＭＡ要求信号、２９
・・・・・・動作可能信号、３１・・・・・・命令発生
回路選択信号。
Claims (1)
- データバスに接続されたダイレクトメモリアクセス機
能を有しないマイクロプロセッサユニットと、現在の命
令実行アドレスにアドレスジャンプを行うための命令コ
ードを出力する命令発生回路と、前記マイクロプロセッ
サユニットの動作を指示する制御プログラムを内蔵する
読出し専用メモリと、前記マイクロプロセッサユニット
のメモリサイクルを監視してその各命令サイクルの始ま
りのタイミングを検出して監視信号を出力する監視回路
と、動作可能信号と前記マイクロプロセッサユニットか
ら送られてくるアドレスバス信号とを入力して前記動作
可能信号がローレベルまたはハイレベルのうちのいずれ
か一方の状態のときに前記アドレスバス信号によって前
記データバスに接続されている前記読出し専用メモリま
たは複数個のデータバス接続素子のうちの１個の素子を
選択して接続し前記動作可能信号が前記ローレベルまた
は前期ハイレベルのうちの他方の状態のときは前記デー
タバスに接続されている前記読出し専用メモリまたは前
記データバス接続素子は選択せずに前記命令発生回路を
選択するアドレスデコーダ回路と、ダイレクトメモリア
クセスの実行を要求するＤＭＡ要求信号と前記監視信号
とを入力して前記アドレスデコーダ回路に前記動作可能
信号を出力する制御回路とを備えることを特徴とするマ
イクロコンピュータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057289A JPH02189667A (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057289A JPH02189667A (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189667A true JPH02189667A (ja) | 1990-07-25 |
Family
ID=11753951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057289A Pending JPH02189667A (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189667A (ja) |
-
1989
- 1989-01-18 JP JP1057289A patent/JPH02189667A/ja active Pending
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