JPS6364588A - モ−タのデイジタル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル制御装置に係り、特にマイクロコン
ピュータを用いて複数の制御ループを時分割に処理する
モータのディジタル制御装置に関する。

〔従来の技術〕

従来のマイクロコンピュータを用いたディジタル制御装
置は、人前力、ディジタル制御とハードウェアの現状、
′８６小型モータ技術シンポジウム日本能率協会（１９
１３６年３月）第３４−１−１頁から第Ｂ４−１−７頁
において論じられているように、制御系はメジャールー
プとマイナーループから構成され、各々は独立なプログ
ラムで、それぞれ割込信号により起動され動作するよう
構成される。

たとえば、電動機の速度を制御するディジタル制御装置
では、速度を制御する速度制御をメジャーループの制御
系、速度制御処理の結果に従い電動機の電流を制御する
電流制御をマイナーループの制御系とし、マイナールー
プの制御を短い一定の割込周期毎に処理し、メジャール
ープの制御をその割込周期より長い一定の割込周期毎に
処理している。そして、メジャーループの演算結果をマ
イナーループの制御演算の指令としている。しかし、マ
イナーループ、メジャーループの割込周期はそれぞれ独
立な一定周期となっており、その間の関係には特に考慮
が払われていなかった。

〔発明が解決しようとする間層点〕 上記従来技術では、メジャーループとマイナーループの
処理は、それぞれ独立した割込信号により起動して処理
が行われるため、そのタイミングによってはメジャール
ープの処理終了後直ちにマイナーループの処理が行われ
るとはかぎらず、最悪の場合には、マイナーループの割
込周期の一周期分の時間が経てから処理される。また、
この時間は、それぞれの割込が同期しておらず独立であ
ること、メジャーループの処理の時間が処理内容により
変化することから変動する。そのため、メジャーループ
では新しい処理結果を出力しているにもかかわらず、マ
イナーループがすぐに処理されないことから、制御装置
の応答を高速化できない、不安定になりやすいなどとい
う問題点があった。

本発明の目的は、上記問題点を解決し、安定で高速な応
答の得られるモータのディジタル制御装置を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、マイナーループの処理を起動する割込信号
の発生タイミングをメジャーループの処理で設定できる
手段を設け、メジャーループの処理終了時点でマイナー
ループの割込信号発生のタイミングを変更し、直ちにマ
イナーループの処理を行うようにすることにより達成さ
れる。

（作用〕 マイナーループの処理を起動する割込を発生する回路は
、設定された一定周期の割込信号を発生し続け、加えて
マイクロコンピュータから操作した時点でも割込信号を
発生する動作を行う、そこでマイクロコンピュータはメ
ジャーループの処理の終了時点で、割込発生回路を操作
することにより、マイナーループの処理を起動する割込
を発生できる。そのため、メジャーループの処理が終了
後、直ちにマイナーループの処理を行うことができる。

〔実施例〕

以下、本発明を実施例によって説明する。第３図は本発
明の装置の全体構成例を示すもので、ＣＰＵ１はメモリ
３に記憶されている制御プログラムを実行して、電動機
８の速度を速度設定器１１で設定される速度に制御する
働きを行う、このための制御系は、速度を制御するメジ
ャーループと、電動機の発生トルク、すなわち電流を制
御するマイナーループから構成され、これらの速度制御
、電流制御は割込発生回路２の出力信号である速度制御
割込１３．電流制御割込１４により、それぞれの制御処
理が起動されて処理が行われる。

速度制御割込１３が発生すると、ＣＰＵＩはメモリ３に
記憶されている速度制御プログラムを実行し、次の処理
を行う、最初、速度設定器１１に設定されている速度指
令値、及び速度検品器１０で検出される電動機速度を入
力回路４により取り込む１次に、速度指令値と検出され
た電動機速度とを比較し、その偏差に応じて電動機８に
必要とする加減速の電流値を演算し、電流制御の電流指
令値とする。最後に本発明の装置では、割込発生回路２
へバス１２を介して信号を送り、この回路２から電流制
御割込１４を発生させるが、この動作については、後に
詳述する。

電流制御割込１４が発生すると、ＣＰＵＩはメモリ３に
記憶されている電流制御プログラムを実行し、次の処理
を行う、電流検出器９により電動機８の電流を検出し、
入力回路４を介して取り込む１次に、速度制御で演算さ
れた電流指令値と検出された電動機８の電流値とを比較
し、その偏差に応じて出力回路５を介して、電力変換器
７へ制御信号を印加する。この信号により電動機８の電
流が増減され、速度が速度設定器１１で設定された値に
制御される。

割込発生回路２の一実施側を第１図に示す、同図におい
て、クロック発生回路２０１は周期がＴｃで一定のクロ
ック信号を発生する０分周回路２０２はクロック発生回
路２０１で発生するクロック信号をＭ分周し、出力にＭ
−Ｔｃ周期の速度制御割込１３を発生する０分周回路２
０３も同様にクロック信号をＮ分周し、Ｎ　’　Ｔ　ｃ
周期の信号を発生し、オア回路２０５の一方の入力信号
とする。そのため、オア回路２０５の出力にＮ−Ｔｃ周
期の電流制ａｉＩ割込１４が発生する。一方、ＣＰｔ１
ｌがデータバス１２０１にデータを出力し、アドレスバ
ス１２０２にディジタルパルス出力回路２０４のアドレ
スを出力し、コントロールバス１２０３のリード信号を
Ｈレベルにすると、ディジタルパルス出力回路２０４の
出力にパルス信号が発生する。ディジタルパルス出力回
路２０４の出力はオア回路２０５の他の一方の入力とな
っているので、オア回路２０５の出力が生じ、電流制御
割込１４が発生する。

以上の動作により、割込発生回路２はＭ　’　Ｔｃの一
定周期で速度制御割込１３を発生し、Ｎ−Ｔｃの一定周
期で電流制御割込みを発生するが、ここまでは従来と同
じである。これに加えて、ＣＰＵ１がディジタルパルス
出力回路２０４にアドレスを与えてリード信号を与えた
時点でも電流制御割込１４を発生する。

次に、速度制御、電流制御の処理の時間関係と割込発生
回路２の動作を第４図により説明する。

第４図において、（、）はクロック発生回路２０１の発
生するクロックパルス、（ｂ）は分周回路２０２の出力
である速度制御割込１３、（ｃ）はＣＰＵＩが速度制御
を実行している期間を示す速度制御処理、（ｄ）はオア
回路２０５の出力である電流制御割込１４、（ｅ）はＣ
ＰＵＩが電流制御を実行している期間を示す電流制御処
理である。

時刻ｔ１で速度制御割込ＰＳ１が発生すると、ＣＰＵＩ
は速度制御処理を開始する。速度制御処理中の時刻ｔｚ
で電流制御割込ＰＩＩが発生すると、ＣＰＵＩは速度制
御処理を中断して電流制御処理を開始する０時刻ｔ３で
電流制御処理が終了すると、ＣＰＵＩは中断していた速
度制御処理を継続する６時刻ｔ４で速度制御処理が終了
するが、速度制御処理の最後でディジタルパルス出力回
路２０４に書込みを行うので、それにより電流制御割込
ＰＩが発生し、ＣＰＵＩはｔａの時点、つまり速度制御
終了後、直ちに電流制御処理を開始する。その後、Ｎ　
”　Ｔ　ｃ周期で時刻ｔｓ　、ｔｓ　、ｔ７で電流制御
割込ＰＩ２．ＰＩ３．ＰＩ４が発生するごとに電流制御
処理が行われる。更に、時刻ｔ６で速度制御割込が発生
すると、上記説明と同様にして処理される。

以上、説明したように本実施例によれば、メジャールー
プである速度制御が終了すると、直ちにマイナーループ
の電流制御が処理されるので、速度制御で電流指令値を
決定してから、電流制御でその電流指令値で指令される
電流に制御するまでの時間を短かくでき、応答が速く、
安定なディジタル制御装置とすることができる。

第１図の実施例では、第４図で説明したように、電流制
御割込１４は、従来の周期Ｎ”ＴｃのＰｌｌ、ＰＩ２．
・・・・・・の他に速度制御処理終了時のＰＩがつけ加
えられた。従って電流制御処理の間隔が不規則となり、
電流制御で微分、積分処理を行うときにその演算制御に
工夫を必要とする。第２図はこの間層に対処すべく考案
された割込発生回路２の他の実施例を示すもので、クロ
ック発生回路２００１．分局回路２００２．ダウンカウ
ンタ２００３．データラッチ２００４．オア回路２００
５．２００６．アンド回路２００７゜２００８、アンド
レスデコーダ２００９．データパス１２０１．アドレス
バス１２０２．コントロールバス１２０３より成る。ク
ロック発生回路２００１は周期Ｔｃのクロック信号を発
生する。

分周回路２００２はクロック発生回路２００１の発生す
るクロック信号をＭ分周し、出力としてＭ／　Ｔ　ｃ周
期の速度制御割込１３を発生する。ダウンカウンタ２０
０３はクロック発生回路２００１の発生するクロック信
号を計数するが、クロック信号を１個入力するごとに計
数値が１ずつ減少するダウンカウントを行い、計数値が
零になるとボロー出力を発生する。ダウンカウンタ２０
０３のボロー出力はオア回路２００５の一方の入力及び
オア回路２００６の一方の入力に接続されているので、
オア回路２００５の出力がＨレベルとなり。

電流制御割込１４が発生する。また、オア回路２００６
の出力もＨレベルとなり、それがダウンカウンタ２００
３のロード入力に加えられる。それにより、ダウンカウ
ンタ２００３はＣＩＮ入力にデータラッチ２００４から
出力されているデータを内部に取込み、プリセットする
。そして、そのプリセットされた値からダウンカウント
を行い、上記動作を繰り返す、そのため、データラッチ
２００４に書込まれているデータがＮであると、Ｎ”Ｔ
ｃ周期でダウンカウンタ２００３のボロー出力が発生す
る。つまり、Ｎ−ＴＣ周期で電流制御割込１４が発生す
る。

一方、ＣＰＵＩがデータバス１２０１にデータラッチ２
００４に書込むデータを出し、アドレスバス１２０２に
データラッチ２００４のアドレスを出し、コントロール
バス１２０３のライト信号をＨレベルにすると、下記の
動作によりデータラッチ２００４にデータバス１２０１
のデータが書込まれる。アドレスデコーダ２００９はア
ドレスバス１２０２のアドレスデータがデータラッチ２
００４のアドレスに等しくなったときに、Ｈレベルの出
力をアンド回路２００７及び２００８の一方の入力に与
える。アンド回路２００８はアドレスデコーダ２００９
の出力とコントロールバス１２０３のライト信号の側方
がＨレベルになったときにＨレベルの出力を生じる。そ
の出力は、データラッチ２００４のイネーブル入力、オ
ア回路２００６の他の一方の入力、同じくオア回路２０
０Ｓの他の一方の入力に加えられる。データラッチ２０
０４はイネーブル入力がＨレベルになると、データバス
１２０１のデータをＤＩＮ入力より取込み記憶するとと
もに、Ｄｏｕｔｆｉ子から出力する。オア回路２００６
の他の一方の入力がＨレベルになると、オア回路２００
６の出力もＨレベルとなるので、ダウンカウンタ２００
３のロード入力がＨレベルになる。すると、すでに説明
したように、データラッチ２００４に記憶されているデ
ータがダウンカウンタ２００３に読込まれ、プリセット
される。また、オア回路２００５の他の一方の入力に加
えられたＨレベルのｆｆ１号は、オア回路２００５の出
力をＨレベルにし、電流制御割込１４を発生させる。つ
まり、ＣＰＵＩがデータラッチ２００４に書込動作を行
うと、データラッチ２００４にそのデータが記憶される
とともに、ダウンカウンタ２００３にはそのデータがプ
リセットされ、同時に電流制御割込１４が発生する。

ＣＰＵ１がアドレスバス１２０２にダウンカウンタ２０
０３のアドレスを出し、コントロールバス１２０３のリ
ード信号をＨレベルにすると、下記の動作によりダウン
カウンタ２００３の計数値を読出すことができる。アド
レスデコーダ２００９はアドレスバス１２０２のデータ
がダウンカウンタ２００３のアドレスに等しくなったと
きにＨレベルの信号をアンド回ｗ１２００７及び２００
８の一方の入力に加えるよう動作する。アンド回路２０
０７はアドレスデコーダ２００９の出力信号とコントロ
ールバス１２０３のリード信号がともに、Ｈレベルにな
ったときにＨレベルの出力信号を発生する。その出力信
号はダウンカウンタ２００３のアウトエネーブル入力に
接続される。

ダウンカウンタ２００３はアウトエネーブル入力がＨレ
ベルになると、計数値をＣｏ　ｕ　を端子から、データ
バス１２０１に出力し、これがＣＰＵＩに読みとられる
。

以上の動作にもとづいて本実施例は速度制御。

電流制御の処理の時間関係と割込発生回路２の動作を第
５図により説、明する。第５図において、（ａ）はクロ
ック発生回路の出力であるクロックパルス、（ｂ）は分
周回路２００２の出力である速度制御割込１３、（ｃ）
はＣＰＵＩが速度制御を実行している期間を示す速度制
御処理、（ｄ）はオア回路２００５の出力信号である電
流制御割込１４、（ｅ）はＣＰＵＩが電流制御を実行し
ている期間を示す電流制御処理、（ｆ）はダウンカウン
タ２００３の計数値を示したものである。

時刻ｔ１で速度制御割込Ｐｓｉが発生すると、ＣＰＵＩ
は速度制御の実行を開始する。速度制御処理中の時刻ｔ
ｚで、ダウンカウンタ２００３の計数値が零になると、
ボロー信号が発生し、それにより電流制御割込ＰＩＩが
発生する。そのため。

ＣＰＵＩは速度制御処理を中断して、電流制御処理を始
める９時刻ｔ３で電流制御処理が終了すると、ＣＰｔＪ
ｌは中断していた速度制御処理を継続する９時刻ｔ４で
速度制御処理が終了するが、ＣＰＵ速度制御処理の最後
に、その時点でのダウンカウンタ２００３の計数値Ｃを
読込み、さらにデータラッチ２００４にＮを書込む。そ
の結果、前述した動作により、ダウンカウンタ２０ｏ３
の計数値はＮにプリセットされるとともに、電流制御割
込ＰＩが発生し、ＣＰＵ１は時刻ｔ４、つまり速度制御
処理終了後直ちに電流制御を行う、その後、時刻ｔａ　
、ｔｏで電流制御割込ＰＩ２゜ＰＩ３が発生するごとに
電流制御処理が行われる。

更に、時刻ｔ７で速度制御割込ＰＳ２が発生すると、以
上の説明と同様な動作が行われる。

ここで、電流制御に於ては、積分、微分等を用いた補償
演算がしばしば行われるが、これらは時間に関する演算
となるため、１！流制御を行う時間間隔を正しく知る必
要がある０本実施例ではこれを次のようにして行ってい
る。前回電流制御を行ってから、今回電流制御を行うま
での時間間隔をＴＩＳとすると、次式により電流制御毎
にこの時間間隔を算出している。

Ｔ　Ｉ　Ｓ　＝　（Ｎ　−Ｃ）　　・Ｔｃ　　　　　　
　・＝−（１）なお、電流制御の最後でＣの値をいつも
零にセットしているので、速度制御割込１３が生じず、
電流制御割込１４だけとなる時刻ｔ、からｔ６などの期
間では、電流制御を行う時間間隔ＴＩＳはＮ　’　Ｔ　
ｃの一定値となる。

以上、説明したように本実施例によれば、メジャールー
プである速度制御処理が終了後、直ちにマイナーループ
の電流制御が行われるので、速度制御電流指令値を決定
してから電流制御処理でその電流指令値で指令される電
流に制御するまでの時間を短かくでき、しかも、電流制
御を行う時間間隔を正しく知ることができるため、積分
、微分等の時間々隔を必要とする補償演算を正確に行う
ことができるので、応答性が良く、しかも安定なディジ
タル制御装置を実現できる。

なお、実施例ではメジャーループとして速度制御、マイ
ナーループとして電流制御の２つの制御ループを持つデ
ィジタル制御装置を例に説明したが、２つ以上の制御ル
ープを持つディジタル制御装置にも同様に適用できる。

また、ＣＰＵを複数個備え、各制御ループの処理を複数
のＣＰＵでそれぞれ分担して行うディジタル制御装置に
も本発明を適用できることは明白である。

〔発明の効果〕

本発明によれば、メジャーループの制御系の処理が終了
すると、直ちにマイナーループの制御系の処理が行われ
るので、メジャーループで演算した指定値にもとづくマ
イナーループでの制御が直ちに実行され、従って応答性
が良く、安定なディジタル制御装置を実現できるという
効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の特徴とする割込発生回路の
第１及び第２の実施例を示す図、第３図は本発明の装置
の全体の構成例を示す図、第４図及び第５図はそれぞれ
第１図及び第２図の実施例の動作説明図である。 １・・・ＣＰＵ、２・・・割込発生回路、３・・・メモ
リ、４・・・入力回路、５・・・出力回路、７・・・電
力変換器、８・・・電動機、９・・・電流検出器、１０
・・・速度検出器。 １１・・・速度設定器、１３・・・速度制御割込、１４
・・・電流制御割込、２０４・・・パルス出力回路、２
０５・・・オア回路、２００４・・・データラッチ、２
００５゜２００６・・・オア回路、２００７．２００８
・・・アンド回路、２００９・・・アドレスデコーダ。

Claims (1)

1. 【特許請求の範囲】 １、モータの実速度検出値がその設定値となるようにモ
   ータ電流の目標値を算出するところの、第１の周期で周
   期的に起動される第１のディジタル制御手段と、モータ
   の実電流検出値が上記算出されたモータ電流の目標値と
   なるようにモータ電流調整手段へ指令を与えるところの
   、上記第１の周期よりも短い第２の周期で周期的に起動
   される第２のディジタル制御手段とを有するモータのデ
   ィジタル制御装置に於て、上記第１のディジタル制御手
   段によるモータ電流目標値の算出が終了した時点に、上
   記第２の周期による起動信号を出力する付加起動手段を
   設けたことを特徴とするモータのディジタル制御装置。 ２、所定値をセットされたのちダウンカウントを開始し
   、そのカウント値が零になった時に起動信号を出力し、
   かつ該起動信号の出力又は前記付加手段からの起動信号
   の出力時に再び上記所定値をセットされてダウンカウン
   トを開始するように構成されたダウンカウンタでもって
   前記第２のディジタル制御手段を前記第２の周期で起動
   するための起動手段を構成し、更に上記所定値がセット
   される直前の上記ダウンカウンタのカウント値を読みと
   り、該読みとった値から上記第２のディジタル制御手段
   が起動された時間間隔を算出する演算手段を設けたこと
   を特徴とする特許請求の範囲第１項記載のモータのディ
   ジタル制御装置。