JPH07118926B2 - モ−タのデイジタル制御装置 - Google Patents
モ−タのデイジタル制御装置Info
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- JPH07118926B2 JPH07118926B2 JP61205831A JP20583186A JPH07118926B2 JP H07118926 B2 JPH07118926 B2 JP H07118926B2 JP 61205831 A JP61205831 A JP 61205831A JP 20583186 A JP20583186 A JP 20583186A JP H07118926 B2 JPH07118926 B2 JP H07118926B2
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- control
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- current control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル制御装置に係り、特にマイクロコン
ピユータを用いて複数の制御ループを時分割に処理する
モータのデイジタル制御装置に関する。
ピユータを用いて複数の制御ループを時分割に処理する
モータのデイジタル制御装置に関する。
従来のマイクロコンピユータを用いたデイジタル制御装
置は、大前力著“ディジタル制御とハードウエアの現
状”（'86小型モータ技術シンポジューム。日本能率協
会−1986年３月）第B4−１−１頁から第B4−１−７頁に
おいて論じられているように、制御系はメジヤーループ
とマイナーループから構成され、各々は独立なプログラ
ムで、それぞれ割込信号により起動され動作するよう構
成される。
置は、大前力著“ディジタル制御とハードウエアの現
状”（'86小型モータ技術シンポジューム。日本能率協
会−1986年３月）第B4−１−１頁から第B4−１−７頁に
おいて論じられているように、制御系はメジヤーループ
とマイナーループから構成され、各々は独立なプログラ
ムで、それぞれ割込信号により起動され動作するよう構
成される。
たとえば、電動機の速度を制御するデイジタル制御装置
では、速度を制御する速度制御をメジヤーループの制御
系，速度制御処理の結果に従い電動機の電流を制御する
電流制御をマイナーループの制御系とし、マイナールー
プの制御を短い一定の割込周期毎に処理し、メジヤール
ープの制御をその割込周期より長い一定の割込周期毎に
処理している。そして、メジヤーループの演算結果をマ
イナーループの制御演算の指令としている。しかし、マ
イナーループ，メジヤーループの割込周期はそれぞれ独
立な一定周期となつており、その間の関係には特に考慮
が払われていなかった。
では、速度を制御する速度制御をメジヤーループの制御
系，速度制御処理の結果に従い電動機の電流を制御する
電流制御をマイナーループの制御系とし、マイナールー
プの制御を短い一定の割込周期毎に処理し、メジヤール
ープの制御をその割込周期より長い一定の割込周期毎に
処理している。そして、メジヤーループの演算結果をマ
イナーループの制御演算の指令としている。しかし、マ
イナーループ，メジヤーループの割込周期はそれぞれ独
立な一定周期となつており、その間の関係には特に考慮
が払われていなかった。
尚、メジャループ系とマイナーループ系（又は速度制御
系と電流制御系）との考え方に基づく従来例には、特開
昭58−54883号，特開昭60−66683号がある。特開昭58−
54883号はそれぞれのループのサンプリング時間短縮の
例であり、メジャーループからマイナーループへの切換
えに係るものではない。特開昭60−66683号は、メジャ
ループからマイナーループへの切換えに関するものでは
あるが、その切換条件は平均値による例である。
系と電流制御系）との考え方に基づく従来例には、特開
昭58−54883号，特開昭60−66683号がある。特開昭58−
54883号はそれぞれのループのサンプリング時間短縮の
例であり、メジャーループからマイナーループへの切換
えに係るものではない。特開昭60−66683号は、メジャ
ループからマイナーループへの切換えに関するものでは
あるが、その切換条件は平均値による例である。
上記従来技術では、メジヤーループとマイナーループの
処理は、それぞれ独立した割込信号により起動して処理
が行われるため、そのタイミングによつてはメジヤール
ープの処理終了後直ちにマイナーループの処理が行われ
るとはかぎらず、最悪の場合には、マイナーループの割
込周期の一周期分の時間が経てから処理される。また、
この時間は、それぞれの割込が同期しておらず独立であ
ること、メジヤーループの処理の時間が処理内容により
変化することから変動する。そのため、メジヤーループ
では新しい処理結果を出力しているにもかかわらず、マ
イナーループがすぐに処理されないことから、制御装置
の応答を高速化できない、不安定になりやすいなどとい
う問題点があつた。
処理は、それぞれ独立した割込信号により起動して処理
が行われるため、そのタイミングによつてはメジヤール
ープの処理終了後直ちにマイナーループの処理が行われ
るとはかぎらず、最悪の場合には、マイナーループの割
込周期の一周期分の時間が経てから処理される。また、
この時間は、それぞれの割込が同期しておらず独立であ
ること、メジヤーループの処理の時間が処理内容により
変化することから変動する。そのため、メジヤーループ
では新しい処理結果を出力しているにもかかわらず、マ
イナーループがすぐに処理されないことから、制御装置
の応答を高速化できない、不安定になりやすいなどとい
う問題点があつた。
本発明の目的は、上記問題点を解決し、安定で高速な応
答の得られるモータのデイジタル制御装置を提供するこ
とにある。
答の得られるモータのデイジタル制御装置を提供するこ
とにある。
上記目的は、モータの実電流検出値を目標値にすべくモ
ータに与える電流を制御する電流制御処理を所定周期毎
に起動し実行する電流制御手段と、モータの実速度検出
値を速度指令値にするモータ電流の前記目標値を演算し
て求める速度制御処理を前記所定周期より長い周期毎に
且つ前記電流制御処理の起動のタイミングとは独立した
タイミングで起動して実行する速度制御手段とを備える
モータのディジタル制御装置において、前記速度制御処
理が終了した新たな前記目標値が算出された時点で前記
電流制御処理を割込起動する割込起動手段と、該割込起
動手段により前記電流制御処理が割込起動されたとき該
電流制御処理の次の起動時点を前記割込起動の時点から
所定周期後に変更する変更手段とを設けることで、達成
される。
ータに与える電流を制御する電流制御処理を所定周期毎
に起動し実行する電流制御手段と、モータの実速度検出
値を速度指令値にするモータ電流の前記目標値を演算し
て求める速度制御処理を前記所定周期より長い周期毎に
且つ前記電流制御処理の起動のタイミングとは独立した
タイミングで起動して実行する速度制御手段とを備える
モータのディジタル制御装置において、前記速度制御処
理が終了した新たな前記目標値が算出された時点で前記
電流制御処理を割込起動する割込起動手段と、該割込起
動手段により前記電流制御処理が割込起動されたとき該
電流制御処理の次の起動時点を前記割込起動の時点から
所定周期後に変更する変更手段とを設けることで、達成
される。
速度制御手段が新たな電流目標値を算出した時点で電流
制御手段が割込起動され、直ちにモータ電流がこの電流
目標値になるように制御されるため、制御装置は高速に
応答することになる。
制御手段が割込起動され、直ちにモータ電流がこの電流
目標値になるように制御されるため、制御装置は高速に
応答することになる。
電流制御処理で行われる制御演算のうち、積分演算や微
分演算等は、前回の演算時から今回の演算時までの時間
間隔の正確な値が必要となり、この値が正確でないと、
正確な電流目標値を算出することができなくなってしま
う。この時間間隔が不規則になったときは、積分演算，
微分演算等は補正を行うことになる。この補正を行う回
数は、少なければ、それだけ制御が安定する。
分演算等は、前回の演算時から今回の演算時までの時間
間隔の正確な値が必要となり、この値が正確でないと、
正確な電流目標値を算出することができなくなってしま
う。この時間間隔が不規則になったときは、積分演算，
微分演算等は補正を行うことになる。この補正を行う回
数は、少なければ、それだけ制御が安定する。
電流制御手段の起動の所定周期が固定されていると、速
度制御処理終了直後の電流制御手段の割込起動により、
その前，後の電流制御手段の起動との間の時間間隔が不
規則になってしまう。つまり、１回の割込起動により連
続して２回の補正演算が必要となり、それだけ制御が不
安定になる。しかし、本発明では、割込起動があったと
きはその割込起動の次の電流制御手段の起動を本来の所
定周期に変更するため、１回の割込起動につき１回の補
正で済み、安定な制御が可能になる。
度制御処理終了直後の電流制御手段の割込起動により、
その前，後の電流制御手段の起動との間の時間間隔が不
規則になってしまう。つまり、１回の割込起動により連
続して２回の補正演算が必要となり、それだけ制御が不
安定になる。しかし、本発明では、割込起動があったと
きはその割込起動の次の電流制御手段の起動を本来の所
定周期に変更するため、１回の割込起動につき１回の補
正で済み、安定な制御が可能になる。
以下、本発明を実施例によつて説明する。第３図は本発
明の装置の全体構成例を示すもので、CPU1はメモリ３に
記憶されている制御プログラムを実行して、電動機８の
速度を速度設定器11で設定される速度の制御する働きを
行う。このための制御系は、速度を制御するメジヤール
ープと、電動機の発生トルク、すなわち電流を制御する
マイナーループから構成され、これらの速度制御、電流
制御は割込発生回路２の出力信号である速度制御割込1
3,電流制御割込14により、それぞれの制御処理が起動さ
れて処理が行われる。
明の装置の全体構成例を示すもので、CPU1はメモリ３に
記憶されている制御プログラムを実行して、電動機８の
速度を速度設定器11で設定される速度の制御する働きを
行う。このための制御系は、速度を制御するメジヤール
ープと、電動機の発生トルク、すなわち電流を制御する
マイナーループから構成され、これらの速度制御、電流
制御は割込発生回路２の出力信号である速度制御割込1
3,電流制御割込14により、それぞれの制御処理が起動さ
れて処理が行われる。
速度制御割込13が発生すると、CPU1はメモリ３に記憶さ
れている速度制御プログラムを実行し、次の処理を行
う。最初、速度設定器11に設定されている速度指令値、
及び速度検出器10で検出される電動機速度を入力回路４
により取り込む。次に、速度指令値と検出された電動機
速度とを比較し、その偏差に応じて電動機８に必要とす
る加速度の電流値を演算し、電流制御の電流指令値とす
る。最後に本発明の装置では、割込発生回路２へバス12
を介して信号を送り、この回路２から電流制御割込14を
発生させるが、この動作については、後に詳述する。
れている速度制御プログラムを実行し、次の処理を行
う。最初、速度設定器11に設定されている速度指令値、
及び速度検出器10で検出される電動機速度を入力回路４
により取り込む。次に、速度指令値と検出された電動機
速度とを比較し、その偏差に応じて電動機８に必要とす
る加速度の電流値を演算し、電流制御の電流指令値とす
る。最後に本発明の装置では、割込発生回路２へバス12
を介して信号を送り、この回路２から電流制御割込14を
発生させるが、この動作については、後に詳述する。
電流制御割込14が発生すると、CPU1はメモリ３に記憶さ
れている電流制御プログラムを実行し、次の処理を行
う。電流検出器９により電動機８の電流を検出し、入力
回路４を介して取り込む。次に、速度制御で演算された
電流指令値と検出された電動機８の電流値とを比較し、
その偏差に応じて出力回路５を介して、電力変換器７へ
制御信号を印加する。この信号により電動機８の電流が
増減され、速度が速度設定器11で設定された値に制御さ
れる。
れている電流制御プログラムを実行し、次の処理を行
う。電流検出器９により電動機８の電流を検出し、入力
回路４を介して取り込む。次に、速度制御で演算された
電流指令値と検出された電動機８の電流値とを比較し、
その偏差に応じて出力回路５を介して、電力変換器７へ
制御信号を印加する。この信号により電動機８の電流が
増減され、速度が速度設定器11で設定された値に制御さ
れる。
割込発生回路２の一実施例を第１図に示す。同図におい
て、クロツク発生回路201は周期がTcで一定のクロツク
信号を発生する。分周回路202はクロツク発生回路201で
発生するクロツク信号をＭ分周し、出力にＭ・Tc周期の
速度制御割込13を発生する。分周回路203も同様にクロ
ツク信号をＮ分周し、Ｎ・Tc周期の信号を発生し、オア
回路205の一方の入力信号とする。そのため、オア回路2
05の出力にＮ・Tc周期の電流制御割込14が発生する。一
方、CPU1がデータバス1201にデータを出力し、アドレス
バス1202にデイジタルパルス出力回路204のアドレスを
出力し、コントロールバス1203のリード信号をＨレベル
にすると、デイジタルパルス出力回路204の出力にパル
ス信号が発生する。デイジタルパルス出力回路204の出
力はオア回路205の他の一方の入力となつているので、
オア回路205の出力が生じ、電流制御割込14が発生す
る。
て、クロツク発生回路201は周期がTcで一定のクロツク
信号を発生する。分周回路202はクロツク発生回路201で
発生するクロツク信号をＭ分周し、出力にＭ・Tc周期の
速度制御割込13を発生する。分周回路203も同様にクロ
ツク信号をＮ分周し、Ｎ・Tc周期の信号を発生し、オア
回路205の一方の入力信号とする。そのため、オア回路2
05の出力にＮ・Tc周期の電流制御割込14が発生する。一
方、CPU1がデータバス1201にデータを出力し、アドレス
バス1202にデイジタルパルス出力回路204のアドレスを
出力し、コントロールバス1203のリード信号をＨレベル
にすると、デイジタルパルス出力回路204の出力にパル
ス信号が発生する。デイジタルパルス出力回路204の出
力はオア回路205の他の一方の入力となつているので、
オア回路205の出力が生じ、電流制御割込14が発生す
る。
以上の動作により、割込発生回路２はＭ・Tcの一定周期
で速度制御割込13を発生し、Ｎ・Tcの一定周期で電流制
御割込みを発生するが、ここまでは従来と同じである。
これに加えて、CPU1がデイジタルパルス出力回路204に
アドレスを与えてリード信号を与えた時点でも電流制御
割込14を発生する。
で速度制御割込13を発生し、Ｎ・Tcの一定周期で電流制
御割込みを発生するが、ここまでは従来と同じである。
これに加えて、CPU1がデイジタルパルス出力回路204に
アドレスを与えてリード信号を与えた時点でも電流制御
割込14を発生する。
次に、速度制御，電流制御の処理の時間関係と割込発生
回路２の動作を第４図により説明する。第４図におい
て、（ａ）はクロツク発生回路201の発生するクロツク
パルス、（ｂ）は分周回路202の出力である速度制御割
込13、（ｃ）はCPU1が速度制御を実行している期間を示
す速度制御処理、（ｄ）はオア回路205の出力である電
流制御割込14、（ｅ）はCPU1が電流制御を実行している
期間を示す電流制御処理である。
回路２の動作を第４図により説明する。第４図におい
て、（ａ）はクロツク発生回路201の発生するクロツク
パルス、（ｂ）は分周回路202の出力である速度制御割
込13、（ｃ）はCPU1が速度制御を実行している期間を示
す速度制御処理、（ｄ）はオア回路205の出力である電
流制御割込14、（ｅ）はCPU1が電流制御を実行している
期間を示す電流制御処理である。
時刻t1で速度制御割込PS1が発生すると、CPU1は速度制
御処理を開始する。速度制御処理中の時刻t2で電流制御
割込PI1が発生すると、CPU1は速度制御処理を中断して
電流制御処理を開始する。時刻t3で電流制御処理が終了
すると、CPU1は中断していた速度制御処理を継続する。
時刻t4で速度制御処理が終了するが、速度制御処理の最
後でデイジタルパルス出力回路204に書込みを行うの
で、それにより電流制御割込PIが発生し、CPU1はt4の時
点、つまり速度制御終了後、直ちに電流制御処理を開始
する。その後、Ｎ・Tc周期で時刻t5,t6,t7で電流制御割
込PI2,PI3,PI4が発生するごとに電流制御処理が行われ
る。更に、時刻t3で速度制御割込が発生すると、上記説
明と同様にして処理される。
御処理を開始する。速度制御処理中の時刻t2で電流制御
割込PI1が発生すると、CPU1は速度制御処理を中断して
電流制御処理を開始する。時刻t3で電流制御処理が終了
すると、CPU1は中断していた速度制御処理を継続する。
時刻t4で速度制御処理が終了するが、速度制御処理の最
後でデイジタルパルス出力回路204に書込みを行うの
で、それにより電流制御割込PIが発生し、CPU1はt4の時
点、つまり速度制御終了後、直ちに電流制御処理を開始
する。その後、Ｎ・Tc周期で時刻t5,t6,t7で電流制御割
込PI2,PI3,PI4が発生するごとに電流制御処理が行われ
る。更に、時刻t3で速度制御割込が発生すると、上記説
明と同様にして処理される。
以上、説明したように本実施例によれば、メジヤールー
プである速度制御が終了すると、直ちにマイナーループ
の電流制御が処理されるので、速度制御で電流指令値を
決定してから、電流制御でその電流指令値で指令される
電流に制御するまでの時間を短かくでき、応答が速く、
安定なデイジタル制御装置とすることができる。
プである速度制御が終了すると、直ちにマイナーループ
の電流制御が処理されるので、速度制御で電流指令値を
決定してから、電流制御でその電流指令値で指令される
電流に制御するまでの時間を短かくでき、応答が速く、
安定なデイジタル制御装置とすることができる。
第１図の実施例では、第４図で説明したように、電流制
御割込14は、従来の周期Ｎ・TcのPI1,PI2,……の他に速
度制御処理終了時のPIがつけ加えられた。従つて電流制
御処理の間隔が不規則となり、電流制御で微分，積分処
理を行うときにその演算制御に工夫を必要とする。第２
図はこの問題に対処すべく考案された割込発生回路２の
他の実施例を示すもので、クロツク発生回路2001,分周
回路2002,ダウンカウンタ2003,データラツチ2004,オア
回路2005,2006,アンド回路2007,2008,アンドレスデコー
ダ2009,データバス1201,アドレスバス1202,コントロー
ルバス1203より成る。クロツク発生回路2001は周期Tcの
クロツク信号を発生する。分周回路2002はクロツク発生
回路2001の発生するクロツク信号をＭ分周し、出力とし
てM/Tc周期の速度制御割込13を発生する。ダウンカウン
タ2003はクロツク発生回路2001の発生するクロツク信号
を計数するが、クロツク信号を１個入力するごとに計数
値が１ずつ減少するダウンカウントを行い、計数値が零
になるとボロー出力を発生する。ダウンカウンタ2003の
ボロー出力はオア回路2005の一方の入力及びオア回路20
06の一方の入力に接続されているので、オア回路2005の
出力がＨレベルとなり、電流制御割込14が発生する。ま
た、オア回路2006の出力もＨレベルとなり、それがダウ
ンカウンタ2003のロード入力に加えられる。それによ
り、ダウンカウンタ2003はCIN入力にデータラツチ2004
から出力されているデータを内部に取込み、プリセツト
する。そして、そのプリセツトされた値からダウンカウ
ントを行い、上記動作を繰り返す。そのため、データラ
ツチ2004に書込まれているデータがＮであると、Ｎ・Tc
周期でダウンカウンタ2003のボロー出力が発生する。つ
まり、Ｎ・Tc周期で電流制御割込14が発生する。
御割込14は、従来の周期Ｎ・TcのPI1,PI2,……の他に速
度制御処理終了時のPIがつけ加えられた。従つて電流制
御処理の間隔が不規則となり、電流制御で微分，積分処
理を行うときにその演算制御に工夫を必要とする。第２
図はこの問題に対処すべく考案された割込発生回路２の
他の実施例を示すもので、クロツク発生回路2001,分周
回路2002,ダウンカウンタ2003,データラツチ2004,オア
回路2005,2006,アンド回路2007,2008,アンドレスデコー
ダ2009,データバス1201,アドレスバス1202,コントロー
ルバス1203より成る。クロツク発生回路2001は周期Tcの
クロツク信号を発生する。分周回路2002はクロツク発生
回路2001の発生するクロツク信号をＭ分周し、出力とし
てM/Tc周期の速度制御割込13を発生する。ダウンカウン
タ2003はクロツク発生回路2001の発生するクロツク信号
を計数するが、クロツク信号を１個入力するごとに計数
値が１ずつ減少するダウンカウントを行い、計数値が零
になるとボロー出力を発生する。ダウンカウンタ2003の
ボロー出力はオア回路2005の一方の入力及びオア回路20
06の一方の入力に接続されているので、オア回路2005の
出力がＨレベルとなり、電流制御割込14が発生する。ま
た、オア回路2006の出力もＨレベルとなり、それがダウ
ンカウンタ2003のロード入力に加えられる。それによ
り、ダウンカウンタ2003はCIN入力にデータラツチ2004
から出力されているデータを内部に取込み、プリセツト
する。そして、そのプリセツトされた値からダウンカウ
ントを行い、上記動作を繰り返す。そのため、データラ
ツチ2004に書込まれているデータがＮであると、Ｎ・Tc
周期でダウンカウンタ2003のボロー出力が発生する。つ
まり、Ｎ・Tc周期で電流制御割込14が発生する。
一方、CPU1がデータバス1201にデータラツチ2004に書込
むデータを出し、アドレスバス1202にデータラツチ2004
のアドレスを出し、コントロールバス1203のライト信号
をＨレベルにすると、下記の動作によりデータラツチ20
04にデータバス1201のデータが書込まれる。アドレスデ
コーダ2009はアドレスバス1202のアドレスデータがデー
タラツチ2004のアドレスに等しくなつたときに、Ｈレベ
ルの出力をアンド回路2007及び2008の一方の入力に与え
る。アンド回路2008はアドレスデコーダ2009の出力とコ
ントロールバス1203のライト信号の両方がＨレベルにな
つたときにＨレベルの出力を生じる。その出力は、デー
タラツチ2004のイネーブル入力，オア回路2006の他の一
方の入力、同じくオア回路2005の他の一方の入力に加え
られる。データラツチ2004はイネーブル入力がＨレベル
になると、データバス1201のデータをDIN入力より取込
み記憶するとともに、Dout端子から出力する。オア回路
2006の他の一方の入力がＨレベルになると、オア回路20
06の出力もＨレベルとなるので、ダウンカウンタ2003の
ロード入力がＨレベルになる。すると、すでに説明した
ように、データラツチ2004に記憶されているデータがダ
ウンカウンタ2003に読込まれ、プリセツトされる。ま
た、オア回路2005の他の一方の入力に加えられたＨレベ
ルの信号は、オア回路2005の出力をＨレベルにし、電流
制御割込14を発生させる。つもまり、CPU1がデータラツ
チ2004に書込動作を行うと、データラツチ2004にそのデ
ータが記憶されるとともに、ダウンカウンタ2003にはそ
のデータがプリセツトされ、同時に電流制御割込14が発
生する。
むデータを出し、アドレスバス1202にデータラツチ2004
のアドレスを出し、コントロールバス1203のライト信号
をＨレベルにすると、下記の動作によりデータラツチ20
04にデータバス1201のデータが書込まれる。アドレスデ
コーダ2009はアドレスバス1202のアドレスデータがデー
タラツチ2004のアドレスに等しくなつたときに、Ｈレベ
ルの出力をアンド回路2007及び2008の一方の入力に与え
る。アンド回路2008はアドレスデコーダ2009の出力とコ
ントロールバス1203のライト信号の両方がＨレベルにな
つたときにＨレベルの出力を生じる。その出力は、デー
タラツチ2004のイネーブル入力，オア回路2006の他の一
方の入力、同じくオア回路2005の他の一方の入力に加え
られる。データラツチ2004はイネーブル入力がＨレベル
になると、データバス1201のデータをDIN入力より取込
み記憶するとともに、Dout端子から出力する。オア回路
2006の他の一方の入力がＨレベルになると、オア回路20
06の出力もＨレベルとなるので、ダウンカウンタ2003の
ロード入力がＨレベルになる。すると、すでに説明した
ように、データラツチ2004に記憶されているデータがダ
ウンカウンタ2003に読込まれ、プリセツトされる。ま
た、オア回路2005の他の一方の入力に加えられたＨレベ
ルの信号は、オア回路2005の出力をＨレベルにし、電流
制御割込14を発生させる。つもまり、CPU1がデータラツ
チ2004に書込動作を行うと、データラツチ2004にそのデ
ータが記憶されるとともに、ダウンカウンタ2003にはそ
のデータがプリセツトされ、同時に電流制御割込14が発
生する。
CPU1がアドレスバス1202にダウンカウンタ2003のアドレ
スを出し、コントロールバス1203のリード信号をＨレベ
ルにすると、下記の動作により、ダウンカウンタ2003の
計数値を読出すことができる。アドレスデコーダ2009は
アドレバス1202のデータがダウンカウンタ2003のアドレ
スに等しくなつたときにＨレベルの信号をアンド回路20
07及び2008の一方の入力に加えるよう動作する。アンド
回路2007はアドレスデコーダ2009の出力信号とコントロ
ールバス1203のリード信号がともに、Ｈレベルになつた
ときにＨレベルの出力信号を発生する。その出力信号は
ダウンカウンタ2003のアウトエネーブル入力に接続され
る。ダウンカウンタ2003はアウトエネーブル入力がＨレ
ベルになると、計数値をCout端子から、データバス1201
に出力し、これがCPU1に読みとられる。
スを出し、コントロールバス1203のリード信号をＨレベ
ルにすると、下記の動作により、ダウンカウンタ2003の
計数値を読出すことができる。アドレスデコーダ2009は
アドレバス1202のデータがダウンカウンタ2003のアドレ
スに等しくなつたときにＨレベルの信号をアンド回路20
07及び2008の一方の入力に加えるよう動作する。アンド
回路2007はアドレスデコーダ2009の出力信号とコントロ
ールバス1203のリード信号がともに、Ｈレベルになつた
ときにＨレベルの出力信号を発生する。その出力信号は
ダウンカウンタ2003のアウトエネーブル入力に接続され
る。ダウンカウンタ2003はアウトエネーブル入力がＨレ
ベルになると、計数値をCout端子から、データバス1201
に出力し、これがCPU1に読みとられる。
以上の動作にもとづいて本実施例は速度制御，電流制御
の処理の時間関係と割込発生回路２の動作を第５図によ
り説明する。第５図において、（ａ）はクロツク発生回
路の出力であるクロツクパルス、（ｂ）は分周回路2002
の出力である速度制御割込13、（ｃ）はCPU1が速度制御
を実行している期間を示す速度制御処理、（ｄ）はオア
回路2005の出力信号である電流制御割込14、（ｅ）はCP
U1が電流制御を実行している期間を示す電流制御処理、
（ｆ）はダウンカウンタ2003の計数値を示したものであ
る。
の処理の時間関係と割込発生回路２の動作を第５図によ
り説明する。第５図において、（ａ）はクロツク発生回
路の出力であるクロツクパルス、（ｂ）は分周回路2002
の出力である速度制御割込13、（ｃ）はCPU1が速度制御
を実行している期間を示す速度制御処理、（ｄ）はオア
回路2005の出力信号である電流制御割込14、（ｅ）はCP
U1が電流制御を実行している期間を示す電流制御処理、
（ｆ）はダウンカウンタ2003の計数値を示したものであ
る。
時刻t1で速度制御割込PS1が発生すると、CPU1は速度制
御の実行を開始する。速度制御処理中の時刻t2で、ダウ
ンカウンタ2003の計数値が零になると、ボロー信号が発
生し、それにより電流制御割込PI1が発生する。そのた
め、CPU1は速度制御処理を中断して、電流制御処理を始
める。時刻t3で電流制御処理が終了すると、CPU1は中断
していた速度制御処理を継続する。時刻t4で速度制御処
理が終了するが、CPU速度制御処理の最後に、その時点
でのダウンカウンタ2003の計数値Ｃを読込み、さらにデ
ータラツチ2004にＮを書込む。その結果、前述した動作
により、ダウンカウンタ2003の計数値はＮにプリセツト
されるとともに、電流制御割込PIが発生し、CPU1は時刻
t4、つまり速度制御処理終了後直ちに電流制御を行う。
その後、時刻t5,t6で電流制御割込PI2,PI3が発生するご
とに電流制御処理が行われる。更に、時刻t7で速度制御
割込PS2が発生すると、以上の説明と同様な動作が行わ
れる。
御の実行を開始する。速度制御処理中の時刻t2で、ダウ
ンカウンタ2003の計数値が零になると、ボロー信号が発
生し、それにより電流制御割込PI1が発生する。そのた
め、CPU1は速度制御処理を中断して、電流制御処理を始
める。時刻t3で電流制御処理が終了すると、CPU1は中断
していた速度制御処理を継続する。時刻t4で速度制御処
理が終了するが、CPU速度制御処理の最後に、その時点
でのダウンカウンタ2003の計数値Ｃを読込み、さらにデ
ータラツチ2004にＮを書込む。その結果、前述した動作
により、ダウンカウンタ2003の計数値はＮにプリセツト
されるとともに、電流制御割込PIが発生し、CPU1は時刻
t4、つまり速度制御処理終了後直ちに電流制御を行う。
その後、時刻t5,t6で電流制御割込PI2,PI3が発生するご
とに電流制御処理が行われる。更に、時刻t7で速度制御
割込PS2が発生すると、以上の説明と同様な動作が行わ
れる。
ここで、電流制御に於ては、積分，微分等を用いた補償
演算がしばしば行われるが、これらは時間に関する演算
となるため、電流制御を行う時間間隔を正しく知る必要
がある。本実施零ではこれを次のようにして行つてい
る。前回電流制御を行つてから、今回電流制御を行うま
での時間間隔をTISとすると、次式により電流制御毎に
この時間間隔を算出している。
演算がしばしば行われるが、これらは時間に関する演算
となるため、電流制御を行う時間間隔を正しく知る必要
がある。本実施零ではこれを次のようにして行つてい
る。前回電流制御を行つてから、今回電流制御を行うま
での時間間隔をTISとすると、次式により電流制御毎に
この時間間隔を算出している。
TIS＝（Ｎ−Ｃ）・Tc ……（１） なお、電流制御の最後でＣの値をいつも零にセツトして
いるので、速度制御割込13が生じず、電流制御割込14だ
けとなる時刻t5からt6などの期間では、電流制御を行う
時間間隔TISはＮ・Tcの一定値となる。
いるので、速度制御割込13が生じず、電流制御割込14だ
けとなる時刻t5からt6などの期間では、電流制御を行う
時間間隔TISはＮ・Tcの一定値となる。
以上、説明したように本実施例によれば、メジヤールー
プである速度制御処理が終了後、直ちにマイナーループ
の電流制御が行われるので、速度制御電流指令値を決定
してから電流制御処理でその電流指令値で指令される電
流に制御するまでの時間を短かくでき、しかも、電流制
御を行う時間間隔を正しく知ることができるため、積
分，微分等の時間々隔を必要とする補償演算を正確に行
うことができるので、応答性が良く、しかも安定な制御
装置を実現できる。
プである速度制御処理が終了後、直ちにマイナーループ
の電流制御が行われるので、速度制御電流指令値を決定
してから電流制御処理でその電流指令値で指令される電
流に制御するまでの時間を短かくでき、しかも、電流制
御を行う時間間隔を正しく知ることができるため、積
分，微分等の時間々隔を必要とする補償演算を正確に行
うことができるので、応答性が良く、しかも安定な制御
装置を実現できる。
なお、実施例ではメジヤーループとして速度制御，マイ
ナーループとして電流制御の２つの制御ループを持つデ
イジタル制御装置を例に説明したが、２つ以上の制御ル
ープを持つデイジタル制御装置にも同様に適用できる。
また、CPUを複数個備え、各制御ループの処理を複数のC
PUでそれぞれ分担して行うデイジタル制御装置にも本発
明を適用できることは明白である。
ナーループとして電流制御の２つの制御ループを持つデ
イジタル制御装置を例に説明したが、２つ以上の制御ル
ープを持つデイジタル制御装置にも同様に適用できる。
また、CPUを複数個備え、各制御ループの処理を複数のC
PUでそれぞれ分担して行うデイジタル制御装置にも本発
明を適用できることは明白である。
本発明によれば、メジヤーループの制御系の処理が終了
すると、直ちにマイナーループの制御系の処理が行われ
るので、メジヤーループで演算した指定値にもとづくマ
イナーループでの制御が直ちに実行され、従つて応答性
が良く、安定なデイジタル制御装置を実現できるという
効果がある。
すると、直ちにマイナーループの制御系の処理が行われ
るので、メジヤーループで演算した指定値にもとづくマ
イナーループでの制御が直ちに実行され、従つて応答性
が良く、安定なデイジタル制御装置を実現できるという
効果がある。
第１図及び第２図は本発明の特徴とする割込発生回路の
第１及び第２の実施例を示す図、第３図は本発明の装置
の全体の構成例を示す図、第４図及び第５図はそれぞれ
第１図及び第２図の実施例の動作説明図である。 １……CPU、２……割込発生回路、３……メモリ、４…
…入力回路、５……出力回路、７……電力変換器、８…
…電動機、９……電流検出器、10……速度検出器、11…
…速度設定器、13……速度制御割込、14……電流制御割
込、204……パルス出力回路、205……オア回路、2004…
…データラツチ、2005,2006……オア回路、2007,2008…
…アンド回路、2009……アドレスデコーダ。
第１及び第２の実施例を示す図、第３図は本発明の装置
の全体の構成例を示す図、第４図及び第５図はそれぞれ
第１図及び第２図の実施例の動作説明図である。 １……CPU、２……割込発生回路、３……メモリ、４…
…入力回路、５……出力回路、７……電力変換器、８…
…電動機、９……電流検出器、10……速度検出器、11…
…速度設定器、13……速度制御割込、14……電流制御割
込、204……パルス出力回路、205……オア回路、2004…
…データラツチ、2005,2006……オア回路、2007,2008…
…アンド回路、2009……アドレスデコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 正彦 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭58−54883（ＪＰ，Ａ)
Claims (1)
- 【請求項１】モータの実電流検出値を目標値にすべくモ
ータに与える電流を制御する電流制御処理を所定周期毎
に起動し実行する電流制御手段と、モータの実速度検出
値を速度指令値にするモータ電流の前記目標値を演算し
て求める速度制御処理を前記所定周期より長い周期毎に
且つ前記電流制御処理の起動のタイミングとは独立した
タイミングで起動して実行する速度制御手段とを備える
モータのディジタル制御装置において、前記速度制御処
理が終了した新たな前記目標値が算出された時点で前記
電流制御処理を割込起動する割込起動手段と、該割込起
動手段により前記電流制御処理が割込起動されたとき該
電流制御処理の次の起動時点を前記割込起動の時点から
所定周期後に変更する変更手段とを設けたこととを特徴
とするモータのディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61205831A JPH07118926B2 (ja) | 1986-09-03 | 1986-09-03 | モ−タのデイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61205831A JPH07118926B2 (ja) | 1986-09-03 | 1986-09-03 | モ−タのデイジタル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364588A JPS6364588A (ja) | 1988-03-23 |
| JPH07118926B2 true JPH07118926B2 (ja) | 1995-12-18 |
Family
ID=16513432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205831A Expired - Lifetime JPH07118926B2 (ja) | 1986-09-03 | 1986-09-03 | モ−タのデイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118926B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217995U (ja) * | 1988-07-20 | 1990-02-06 | ||
| JPH0253291U (ja) * | 1988-10-06 | 1990-04-17 | ||
| JPH04322190A (ja) * | 1991-04-22 | 1992-11-12 | Fuji Electric Co Ltd | 速度制御系演算方法 |
| JP4309876B2 (ja) | 2005-08-09 | 2009-08-05 | 川崎重工業株式会社 | 自動二輪車 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854883A (ja) * | 1981-09-28 | 1983-03-31 | Toshiba Corp | デイジタル計算機による電動機の制御方法 |
-
1986
- 1986-09-03 JP JP61205831A patent/JPH07118926B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6364588A (ja) | 1988-03-23 |
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