JPH0584547B2 - - Google Patents
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- JPH0584547B2 JPH0584547B2 JP60209162A JP20916285A JPH0584547B2 JP H0584547 B2 JPH0584547 B2 JP H0584547B2 JP 60209162 A JP60209162 A JP 60209162A JP 20916285 A JP20916285 A JP 20916285A JP H0584547 B2 JPH0584547 B2 JP H0584547B2
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- 238000013500 data storage Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100083853 Homo sapiens POU2F3 gene Proteins 0.000 description 1
- 101100058850 Oryza sativa subsp. japonica CYP78A11 gene Proteins 0.000 description 1
- 101150059175 PLA1 gene Proteins 0.000 description 1
- 102100026466 POU domain, class 2, transcription factor 3 Human genes 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセツサの構成に関し、特
に、出力ポートを介して出力される信号のタイム
ベースエラーの少ないマイクロプロセツサを提供
するものである。
に、出力ポートを介して出力される信号のタイム
ベースエラーの少ないマイクロプロセツサを提供
するものである。
従来の技術
近年、ノイマン方式のマイクロプロセツサはあ
らゆる方面で多用されており、その構成として
は、順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作をコントロール
するコントロール手段と、命令のタイミング信号
を発生するタイミングジエネレータと、前記タイ
ミングジエネレータの出力に基づいて前記プログ
ラム格納手段に格納された特定の命令を選択する
命令選択手段を備えていることに特徴づけられ
る。また、その代表的な構成が特公昭58−33584
号公報(以下、文献1と略記する。)に示されて
いる。
らゆる方面で多用されており、その構成として
は、順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作をコントロール
するコントロール手段と、命令のタイミング信号
を発生するタイミングジエネレータと、前記タイ
ミングジエネレータの出力に基づいて前記プログ
ラム格納手段に格納された特定の命令を選択する
命令選択手段を備えていることに特徴づけられ
る。また、その代表的な構成が特公昭58−33584
号公報(以下、文献1と略記する。)に示されて
いる。
発明が解決しようとする問題点
ところで、前記文献1に示されるようなノイマ
ン方式のマイクロプロセツサはあらかじめ定めら
れた順序にしたがつてデータの処理を実行してい
くために、プログラムが膨大になるにつれて非同
期で入力される外部データの取り込みやそれに基
づくデータの処理のサイクルが長くなり、その結
果、事象が発生してからマイクロプロセツサから
出力信号が送出されるまでの時間のばらつき、す
なわち、タイムベースエラーがかなり大きくなる
という問題を有している。このような問題に対し
て、従来は割り込みという手段が用いられてきた
が、割り込み要求があつてもその時点で実行して
いる命令を処理してしまわないと割り込み処理に
移行できないため、マイクロプロセツサが割り込
みサービスルーチンを開始するまでの時間そのも
のにタイムベースエラーが発生してしまう。
ン方式のマイクロプロセツサはあらかじめ定めら
れた順序にしたがつてデータの処理を実行してい
くために、プログラムが膨大になるにつれて非同
期で入力される外部データの取り込みやそれに基
づくデータの処理のサイクルが長くなり、その結
果、事象が発生してからマイクロプロセツサから
出力信号が送出されるまでの時間のばらつき、す
なわち、タイムベースエラーがかなり大きくなる
という問題を有している。このような問題に対し
て、従来は割り込みという手段が用いられてきた
が、割り込み要求があつてもその時点で実行して
いる命令を処理してしまわないと割り込み処理に
移行できないため、マイクロプロセツサが割り込
みサービスルーチンを開始するまでの時間そのも
のにタイムベースエラーが発生してしまう。
問題点を解決するための手段
前記した問題点を解決するために本発明のマイ
クロプロセツサは、プリセツトデータがデータバ
スから供給されるタイマー手段と、プログラム格
納手段から送出される命令に基づいて前記データ
バスに送出されるデータを取り込むマスターラツ
チ部と、前記タイマー手段からの出力信号によつ
て前記マスターラツチ部のデータを取り込むスレ
イブラツチ部からなる出力ポートを備えている。
クロプロセツサは、プリセツトデータがデータバ
スから供給されるタイマー手段と、プログラム格
納手段から送出される命令に基づいて前記データ
バスに送出されるデータを取り込むマスターラツ
チ部と、前記タイマー手段からの出力信号によつ
て前記マスターラツチ部のデータを取り込むスレ
イブラツチ部からなる出力ポートを備えている。
作 用
本発明では前記した構成によつて、出力ポート
を介して出力される信号のタイムベースエラーの
少ないマイクロプロセツサを得ることができる。
を介して出力される信号のタイムベースエラーの
少ないマイクロプロセツサを得ることができる。
実施例
以下、本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
第1図は本発明の一実施例におけるマイクロプ
ロセツサの構成図を示したものであり、順次実行
される命令群からなるプログラムが格納されるプ
ログラマブルロジツクアレイ(図中において
PLAなる略記号で示されている。以下、PLAと
略記する。)100と、デイジタルデータの読み
書きを行うランダムアクセスメモリ(図中におい
てRAMなる略記号で示されている。以下、
RAMと略記する。)200およびレジスタフア
イル250と、デイジタルデータの算術および理
論演算を実行する第1の演算器(一般にはALU
なる略記号で示される。)300および第2の演
算器350と、前記RAM200および前記レジ
スタフアイル250の共通の入出力端子と前記演
算器300,350の入出力端子を接続するデー
タバス400と、前記PLA100から送出され
る命令に基づいて前記RAM200、レジスタフ
アイル250と前記演算器300,350の動作
をコントロールするコントロールバス450と、
外部クロツク入力端子10に供給されるクロツク
信号をもとに命令の実行タイミング信号を発生す
るタイミングジエネレータ(図中においてTGな
る略記号で示されている。)500と、前記タイ
ミングジエネレータ500の出力に基づいて前記
PLA100に格納された特定の命令を選択する
第1のプログラマブルカウンタ(図中において
PC1なる略記号で示されている。)600と、前
記第1のプログラマブルカウンタ600による命
令の選択に続いて前記タイミングジエネレータ5
00の出力に基づいて前記PLA100の特定の
命令を選択する第2のプログラマブルカウンタ
(図中においてPC2なる略記号で示されている。)
650と、前記第2のプログラマブルカウンタ6
50によつて選択されて実行されるプログラムの
開始位置が前記第1のプログラマブルカウンタ6
00によつて選択された命令によつて格納される
ウインドウ700を備えている。また、前記タイ
ミングジエネレータ500の出力信号がクロツク
信号として供給される16ビツトのカウンタ800
と、前記カウンタ800のカウント値を前記デー
タバス400に送出するためのスイツチ回路90
0と、前記カウンタ800の特定のビツト出力信
号と前記第1のプログラマブルカウンタ600の
特定のカウント値を示す出力信号(例えば、
〔000・00〕をデコードする出力信号。)の周波数
比較を行つて、プログラムが無限ループに突入し
たときなどに前記第1のプログラマブルカウンタ
600と前記第2のプログラマブルカウンタ65
0をリセツトする周波数比較器1000を備えて
いる。さらに、前記タイミングジエネレータ50
0の出力信号をクロツク信号とし、外部信号入力
端子20に印加される信号のエツジが到来したと
きもしくはプログラムによつてスタートさせられ
たときに動作するタイマー1100と、前記タイ
マー1100の出力信号によつてマスターラツチ
部のデータがスレイブラツチ部に転送されるマス
タースレイブ形式の出力ポート1200と、前記
データバス400に送出されるデータを取り込ん
でアナログ電圧に変換するD−Aコンバータ13
00と、前記コントロールバス450に送出され
る指令にしたがつて前記データバス400に特定
のデータを送出する読みだし専用メモリ(図中に
おいてROMなる略記号で示されている。以下、
ROMと略記する。)1400と、前記RAM20
0および前記レジスタフアイル250のアドレス
を選択する(前記RAM200および前記レジス
タフアイル250はたがいに異なるアドレス上に
配置されている。)アドレスデコーダ1500な
らびに前記ROM1400のアドレスを選択する
アドレスデコーダ1600を備えている。なお、
入力コントローラ1700は、外部信号入力端子
30,40,50,60,70,80に印加され
る入力信号のエツジが到来したときに、その時点
のカウンタ800のカウント値をレジスタフアイ
ル250の中の特定のレジスタに転送させる(同
時に複数の入力信号のエツジが到来したときに
は、複数のレジスタが選択される。)とともに、
図示されてはいない入力信号受け付けフラグをセ
ツトする機能を有している。
ロセツサの構成図を示したものであり、順次実行
される命令群からなるプログラムが格納されるプ
ログラマブルロジツクアレイ(図中において
PLAなる略記号で示されている。以下、PLAと
略記する。)100と、デイジタルデータの読み
書きを行うランダムアクセスメモリ(図中におい
てRAMなる略記号で示されている。以下、
RAMと略記する。)200およびレジスタフア
イル250と、デイジタルデータの算術および理
論演算を実行する第1の演算器(一般にはALU
なる略記号で示される。)300および第2の演
算器350と、前記RAM200および前記レジ
スタフアイル250の共通の入出力端子と前記演
算器300,350の入出力端子を接続するデー
タバス400と、前記PLA100から送出され
る命令に基づいて前記RAM200、レジスタフ
アイル250と前記演算器300,350の動作
をコントロールするコントロールバス450と、
外部クロツク入力端子10に供給されるクロツク
信号をもとに命令の実行タイミング信号を発生す
るタイミングジエネレータ(図中においてTGな
る略記号で示されている。)500と、前記タイ
ミングジエネレータ500の出力に基づいて前記
PLA100に格納された特定の命令を選択する
第1のプログラマブルカウンタ(図中において
PC1なる略記号で示されている。)600と、前
記第1のプログラマブルカウンタ600による命
令の選択に続いて前記タイミングジエネレータ5
00の出力に基づいて前記PLA100の特定の
命令を選択する第2のプログラマブルカウンタ
(図中においてPC2なる略記号で示されている。)
650と、前記第2のプログラマブルカウンタ6
50によつて選択されて実行されるプログラムの
開始位置が前記第1のプログラマブルカウンタ6
00によつて選択された命令によつて格納される
ウインドウ700を備えている。また、前記タイ
ミングジエネレータ500の出力信号がクロツク
信号として供給される16ビツトのカウンタ800
と、前記カウンタ800のカウント値を前記デー
タバス400に送出するためのスイツチ回路90
0と、前記カウンタ800の特定のビツト出力信
号と前記第1のプログラマブルカウンタ600の
特定のカウント値を示す出力信号(例えば、
〔000・00〕をデコードする出力信号。)の周波数
比較を行つて、プログラムが無限ループに突入し
たときなどに前記第1のプログラマブルカウンタ
600と前記第2のプログラマブルカウンタ65
0をリセツトする周波数比較器1000を備えて
いる。さらに、前記タイミングジエネレータ50
0の出力信号をクロツク信号とし、外部信号入力
端子20に印加される信号のエツジが到来したと
きもしくはプログラムによつてスタートさせられ
たときに動作するタイマー1100と、前記タイ
マー1100の出力信号によつてマスターラツチ
部のデータがスレイブラツチ部に転送されるマス
タースレイブ形式の出力ポート1200と、前記
データバス400に送出されるデータを取り込ん
でアナログ電圧に変換するD−Aコンバータ13
00と、前記コントロールバス450に送出され
る指令にしたがつて前記データバス400に特定
のデータを送出する読みだし専用メモリ(図中に
おいてROMなる略記号で示されている。以下、
ROMと略記する。)1400と、前記RAM20
0および前記レジスタフアイル250のアドレス
を選択する(前記RAM200および前記レジス
タフアイル250はたがいに異なるアドレス上に
配置されている。)アドレスデコーダ1500な
らびに前記ROM1400のアドレスを選択する
アドレスデコーダ1600を備えている。なお、
入力コントローラ1700は、外部信号入力端子
30,40,50,60,70,80に印加され
る入力信号のエツジが到来したときに、その時点
のカウンタ800のカウント値をレジスタフアイ
ル250の中の特定のレジスタに転送させる(同
時に複数の入力信号のエツジが到来したときに
は、複数のレジスタが選択される。)とともに、
図示されてはいない入力信号受け付けフラグをセ
ツトする機能を有している。
以上のように構成されたマイクロプロセツサに
ついて、第1図に示した構成図、第2図に示した
主要部のタイミングチヤートによりその動作を説
明する。
ついて、第1図に示した構成図、第2図に示した
主要部のタイミングチヤートによりその動作を説
明する。
まず、第2図Aは第1図の外部クロツク入力端
子10に供給されるクロツク信号波形を示したも
のであり、第2図Bはタイミングジエネレータ5
00を介してカウンタ800およびタイマー11
00、入力コントローラ1700に供給されるク
ロツク信号波形を示したものであり、第2図C,
Dはそれぞれタイミングジエネレータ500を介
して第1、第2のプログラマブルカウンタ60
0,650に供給されるクロツク信号波形を示し
たものである。また、第2図EはPLA100か
らコントロールバス450に送出される命令の実
行サイクルを表している。さらには、第2図Fは
データバス400に送出されるデータの切り換え
サイクルを表している。
子10に供給されるクロツク信号波形を示したも
のであり、第2図Bはタイミングジエネレータ5
00を介してカウンタ800およびタイマー11
00、入力コントローラ1700に供給されるク
ロツク信号波形を示したものであり、第2図C,
Dはそれぞれタイミングジエネレータ500を介
して第1、第2のプログラマブルカウンタ60
0,650に供給されるクロツク信号波形を示し
たものである。また、第2図EはPLA100か
らコントロールバス450に送出される命令の実
行サイクルを表している。さらには、第2図Fは
データバス400に送出されるデータの切り換え
サイクルを表している。
つまり、第1のプログラマブルカウンタ600
によつてPLA100の特定の命令が選択されて、
第2図EのM記号を付したタイミングにおいてコ
ントロールバス450にその命令が送出された後
に、第2のプログラマブルカウンタ650によつ
て選択された命令が、第2図EのS記号を付した
タイミングにおいてコントロールバス450に送
出されることになる。第2図Fに示されたデータ
バス400の切り換え期間が第2図Eに示された
コントロールバス450のそれに比べて半分にな
つているのは、第2図Bの信号波形がアクテイブ
レベルにある期間を入力コントローラ1700に
よるカウンタ800のカウント値のレジスタフア
イル250への転送に割り当てているためであ
る。
によつてPLA100の特定の命令が選択されて、
第2図EのM記号を付したタイミングにおいてコ
ントロールバス450にその命令が送出された後
に、第2のプログラマブルカウンタ650によつ
て選択された命令が、第2図EのS記号を付した
タイミングにおいてコントロールバス450に送
出されることになる。第2図Fに示されたデータ
バス400の切り換え期間が第2図Eに示された
コントロールバス450のそれに比べて半分にな
つているのは、第2図Bの信号波形がアクテイブ
レベルにある期間を入力コントローラ1700に
よるカウンタ800のカウント値のレジスタフア
イル250への転送に割り当てているためであ
る。
なお、第1、第2のプログラマブルカウンタは
それぞれ第2図C,Dの矢印を付したエツジにお
いてカウント値を更新させられるが、第2図Eに
おいて、実際に命令がコントロールバス450に
送出されるタイミングが半周期遅らされているの
は、PLA100での遅延マージンを考慮したた
めである。
それぞれ第2図C,Dの矢印を付したエツジにお
いてカウント値を更新させられるが、第2図Eに
おいて、実際に命令がコントロールバス450に
送出されるタイミングが半周期遅らされているの
は、PLA100での遅延マージンを考慮したた
めである。
このように、第1図に示したマイクロプロセツ
サでは、PLA100に対して第1のプログラマ
ブルカウンタ600と第2のプログラマブルカウ
ンタ650が時分割で交互にアドレツシングを行
うことになるが、両者が独立して別個の処理を実
行するのではなく、第1のプログラマブルカウン
タ600による命令群の実行に伴つて発生する事
後処理を第2のプログラマブルカウンタ650に
よつて実行される処理において引き受ける形をと
つている。このために、ウインドウ700には第
2のプログラマブルカウンタ650による処理の
開始位置が格納される。
サでは、PLA100に対して第1のプログラマ
ブルカウンタ600と第2のプログラマブルカウ
ンタ650が時分割で交互にアドレツシングを行
うことになるが、両者が独立して別個の処理を実
行するのではなく、第1のプログラマブルカウン
タ600による命令群の実行に伴つて発生する事
後処理を第2のプログラマブルカウンタ650に
よつて実行される処理において引き受ける形をと
つている。このために、ウインドウ700には第
2のプログラマブルカウンタ650による処理の
開始位置が格納される。
さて、第3図は第1図のタイマー1100と出
力ポート1200の内部構成図を示したもので、
タイミングジエネレータ500からの出力信号が
信号線路1101およびANDゲート1102を
介してクロツク信号としてタイマーカウンタ11
03に供給され、データバス400からのプリセ
ツトデータと、ローカルバス1110からのあら
かじめ準備された固定のプリセツトデータが切換
器1104に供給され、必要に応じてタイマーコ
ントローラ1150からの切換信号によつて切り
換えられて前記タイマーカウンタ1103にプリ
セツトされる。前記タイマーコントローラ115
0は、信号線路1105を介して外部信号のエツ
ジが到来したときには固定のプリセツトデータを
前記タイマーカウンタ1103にプリセツトし、
コントロールバス450の一部である信号線路4
51からのタイマースタート信号が到来したとき
には前記データバス400からのプリセツトデー
タを前記タイマーカウンタ1103にプリセツト
する。前記タイマーコントローラ1150は、前
記切換器1104に切換信号を送出した後に前記
タイマーカウンタ1103にプリセツト信号を送
出し、次にNORゲート1106にスタート信号
を送出する。前記タイマーカウンタ1103がカ
ウントダウンを開始してそのカウント値が〔00…
000〕になると、NORゲート1107からの信号
によつて前記NORゲート1106とNORゲート
1108によるフリツプフロツプの出力状態が反
転してタイマーの動作は終了する。なお、前記タ
イマーカウンタ1103がカウント動作を続けて
いる間は信号線路1109にはタイマー動作中を
示す信号が現われる。
力ポート1200の内部構成図を示したもので、
タイミングジエネレータ500からの出力信号が
信号線路1101およびANDゲート1102を
介してクロツク信号としてタイマーカウンタ11
03に供給され、データバス400からのプリセ
ツトデータと、ローカルバス1110からのあら
かじめ準備された固定のプリセツトデータが切換
器1104に供給され、必要に応じてタイマーコ
ントローラ1150からの切換信号によつて切り
換えられて前記タイマーカウンタ1103にプリ
セツトされる。前記タイマーコントローラ115
0は、信号線路1105を介して外部信号のエツ
ジが到来したときには固定のプリセツトデータを
前記タイマーカウンタ1103にプリセツトし、
コントロールバス450の一部である信号線路4
51からのタイマースタート信号が到来したとき
には前記データバス400からのプリセツトデー
タを前記タイマーカウンタ1103にプリセツト
する。前記タイマーコントローラ1150は、前
記切換器1104に切換信号を送出した後に前記
タイマーカウンタ1103にプリセツト信号を送
出し、次にNORゲート1106にスタート信号
を送出する。前記タイマーカウンタ1103がカ
ウントダウンを開始してそのカウント値が〔00…
000〕になると、NORゲート1107からの信号
によつて前記NORゲート1106とNORゲート
1108によるフリツプフロツプの出力状態が反
転してタイマーの動作は終了する。なお、前記タ
イマーカウンタ1103がカウント動作を続けて
いる間は信号線路1109にはタイマー動作中を
示す信号が現われる。
一方、出力ポート1200の部分はデータバス
400に送出されるデータを取り込むマスターラ
ツチ部1210と、信号線路1105を介して外
部入力信号の状態を取り込むレベルラツチ122
0と、タイマー1100を構成するNORゲート
1107からの出力信号によつて前記マスターラ
ツチ部1210および前記レベルラツチ1220
のデータを取り込むスレイブラツチ部1230と
からなる。データバス400から前記マスターラ
ツチ部1210へのデータの取り込みはPLA1
00から送出される命令によつて行われるが、前
記マスターラツチ部1210および前記レベルラ
ツチ1220から前記スレイブラツチ部1230
へのデータの転送はタイマー1100によつて行
われることになる。
400に送出されるデータを取り込むマスターラ
ツチ部1210と、信号線路1105を介して外
部入力信号の状態を取り込むレベルラツチ122
0と、タイマー1100を構成するNORゲート
1107からの出力信号によつて前記マスターラ
ツチ部1210および前記レベルラツチ1220
のデータを取り込むスレイブラツチ部1230と
からなる。データバス400から前記マスターラ
ツチ部1210へのデータの取り込みはPLA1
00から送出される命令によつて行われるが、前
記マスターラツチ部1210および前記レベルラ
ツチ1220から前記スレイブラツチ部1230
へのデータの転送はタイマー1100によつて行
われることになる。
このように、マスターラツチ部1210からス
レイブラツチ部1230へのデータの転送がタイ
マー1100によつて自動的に行われるように構
成することによつて、非同期で入力される外部信
号のエツジを検出してからあらかじめ決められた
時間後に出力ポート1200から出力信号を送出
させる場合にはタイムベースエラーを最小限に押
さえることができる。
レイブラツチ部1230へのデータの転送がタイ
マー1100によつて自動的に行われるように構
成することによつて、非同期で入力される外部信
号のエツジを検出してからあらかじめ決められた
時間後に出力ポート1200から出力信号を送出
させる場合にはタイムベースエラーを最小限に押
さえることができる。
すなわち、第3図の信号線路1105を介して
入力される外部信号に対してはソフトウエアを介
さずに、ローカルバス1110から供給されるプ
リセツトデータとタイマーカウンタ1103に供
給されるクロツク信号の周期に比例した時間後に
スレイブラツチ部1230から出力信号が送出さ
れるので、タイムベースエラーは実質的に前記ク
ロツク信号の一周期以内となるが、第1図の外部
信号入力端子30〜80に印加される入力信号の
エツジが到来してから一定時間経過後に出力ポー
ト1200を介して出力信号を送出する場合にも
同様にタイムベースエラーを最小限に押さえるこ
とができる。例えば、第1図に示した実施例にお
いて外部信号入力端子30〜80のいずれかに印
加される入力信号のエツジが到来すると、その直
後に入力コントローラ1700がその時点のタイ
ミング情報としてカウンタ800のカウント値を
レジスタフアイル250の該当エリアに転送する
ので、入力信号の正確な到来時点はソフトウエア
によつても確認することが可能であり、その時点
を起点にしてソフトウエアによるカウンタ(一般
にはRAM200の中の任意のエリアに設置され
る。)を用いて出力ポート1200から出力信号
を送出すべき目標時点が近づくまで、他の処理を
含む巡回プログラムループにおいてチエツクを続
行し、目標時点までの残り時間がタイマー110
0の動作可能範囲内になつた時点でその時間差デ
ータをデータバス400に送出してタイマー動作
を開始させれば、出力ポート1200からはタイ
ムベースエラーの少ない出力信号が得られる。こ
の場合には、結果的にタイマー1100と出力ポ
ート1200の構成がソフトウエアタイマーによ
るタイムベースエラーを吸収することになる。
入力される外部信号に対してはソフトウエアを介
さずに、ローカルバス1110から供給されるプ
リセツトデータとタイマーカウンタ1103に供
給されるクロツク信号の周期に比例した時間後に
スレイブラツチ部1230から出力信号が送出さ
れるので、タイムベースエラーは実質的に前記ク
ロツク信号の一周期以内となるが、第1図の外部
信号入力端子30〜80に印加される入力信号の
エツジが到来してから一定時間経過後に出力ポー
ト1200を介して出力信号を送出する場合にも
同様にタイムベースエラーを最小限に押さえるこ
とができる。例えば、第1図に示した実施例にお
いて外部信号入力端子30〜80のいずれかに印
加される入力信号のエツジが到来すると、その直
後に入力コントローラ1700がその時点のタイ
ミング情報としてカウンタ800のカウント値を
レジスタフアイル250の該当エリアに転送する
ので、入力信号の正確な到来時点はソフトウエア
によつても確認することが可能であり、その時点
を起点にしてソフトウエアによるカウンタ(一般
にはRAM200の中の任意のエリアに設置され
る。)を用いて出力ポート1200から出力信号
を送出すべき目標時点が近づくまで、他の処理を
含む巡回プログラムループにおいてチエツクを続
行し、目標時点までの残り時間がタイマー110
0の動作可能範囲内になつた時点でその時間差デ
ータをデータバス400に送出してタイマー動作
を開始させれば、出力ポート1200からはタイ
ムベースエラーの少ない出力信号が得られる。こ
の場合には、結果的にタイマー1100と出力ポ
ート1200の構成がソフトウエアタイマーによ
るタイムベースエラーを吸収することになる。
したがつて、第1図および第3図に示したマイ
クロプロセツサではタイムベースエラーの少ない
出力信号を容易に得ることができる。
クロプロセツサではタイムベースエラーの少ない
出力信号を容易に得ることができる。
発明の効果
本発明のマイクロプロセツサは以上の説明から
も明らかなように、順次実行される命令群からな
るプログラムを格納するプログラム格納手段
(PLA100)と、デイジタルデータの読み書き
が可能なデータ格納手段(RAM200)と、デ
イジタルデータの演算を実行する演算手段(演算
器300,350)と、前記データ格納手段の入
出力端子と前記演算手段の入出力端子を接続する
データバス400と、前記プログラム格納手段か
ら送出される命令に基づいて前記データ格納手段
と前記演算手段の動作をコントロールするコント
ロール手段(コントロールバス450)と、命令
の実行タイミング信号を発生するタイミングジエ
ネレータ500の出力に基づいて前記プログラム
格納手段に格納された特定の命令を選択する命令
選択手段(第1のプログラマブルカウンタ60
0)と、プリセツトデータが前記データバスから
供給されるタイマー手段(タイマー1100)
と、前記プログラム格納手段から送出される命令
に基づいて前記データバスに送出されるデータを
取り込むマスターラツチ部と、前記タイマー手段
からの出力信号によつて前記マスターラツチ部の
データを取り込むスレイブラツチ部からなる出力
ポート1200を備えたことを特徴とするもの
で、出力ポートを介して出力される信号のタイム
ベースエラーの少ないマイクロプロセツサを得る
ことができ、大なる効果を奏する。
も明らかなように、順次実行される命令群からな
るプログラムを格納するプログラム格納手段
(PLA100)と、デイジタルデータの読み書き
が可能なデータ格納手段(RAM200)と、デ
イジタルデータの演算を実行する演算手段(演算
器300,350)と、前記データ格納手段の入
出力端子と前記演算手段の入出力端子を接続する
データバス400と、前記プログラム格納手段か
ら送出される命令に基づいて前記データ格納手段
と前記演算手段の動作をコントロールするコント
ロール手段(コントロールバス450)と、命令
の実行タイミング信号を発生するタイミングジエ
ネレータ500の出力に基づいて前記プログラム
格納手段に格納された特定の命令を選択する命令
選択手段(第1のプログラマブルカウンタ60
0)と、プリセツトデータが前記データバスから
供給されるタイマー手段(タイマー1100)
と、前記プログラム格納手段から送出される命令
に基づいて前記データバスに送出されるデータを
取り込むマスターラツチ部と、前記タイマー手段
からの出力信号によつて前記マスターラツチ部の
データを取り込むスレイブラツチ部からなる出力
ポート1200を備えたことを特徴とするもの
で、出力ポートを介して出力される信号のタイム
ベースエラーの少ないマイクロプロセツサを得る
ことができ、大なる効果を奏する。
第1図は本発明の一実施例におけるマイクロプ
ロセツサの構成図、第2図は第1図の主要部のタ
イミングチヤート、第3図はタイマー部と出力ポ
ート部の具体的な構成例を示すブロツク構成図で
ある。 100……PLA、200……RAM、300…
…演算器、350……演算器、400……データ
バス、450……コントロールバス、500……
タイミングジエネレータ、600……第1のプロ
グラマブルカウンタ、1100……タイマー、1
200……出力ポート、1210……マスターラ
ツチ部、1230……スレイブラツチ部。
ロセツサの構成図、第2図は第1図の主要部のタ
イミングチヤート、第3図はタイマー部と出力ポ
ート部の具体的な構成例を示すブロツク構成図で
ある。 100……PLA、200……RAM、300…
…演算器、350……演算器、400……データ
バス、450……コントロールバス、500……
タイミングジエネレータ、600……第1のプロ
グラマブルカウンタ、1100……タイマー、1
200……出力ポート、1210……マスターラ
ツチ部、1230……スレイブラツチ部。
Claims (1)
- 【特許請求の範囲】 1 順次実行される命令群からなるプログラムを
格納するプログラム格納手段と、デイジタルデー
タの読み書きが可能なデータ格納手段と、デイジ
タルデータの演算を実行する演算手段と、前記デ
ータ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、前記プログラム
格納手段から送出される命令に基づいて前記デー
タ格納手段と前記演算手段の動作をコントロール
するコントロール手段と、命令の実行タイミング
信号を発生するタイミングジエネレータと、前記
タイミングジエネレータの出力に基づいて前記プ
ログラム格納手段に格納された特定の命令を選択
する命令選択手段と、プリセツトデータが前記デ
ータバスから供給されるタイマー手段と、前記プ
ログラム格納手段から送出される命令に基づいて
前記データバスに送出されるデータを取り込むマ
スターラツチ部と、前記タイマー手段からの出力
信号によつて前記マスターラツチ部のデータを取
り込むスレイブラツチ部からなる出力ポートを備
えてなるマイクロプロセツサ。 2 タイミングジエネレータからの出力信号をク
ロツク信号とし、データバスからのプリセツトデ
ータとあらかじめ準備された固定のプリセツトデ
ータとを切り換えてプリセツト可能なタイマーカ
ウンタと、外部信号のエツジが到来したときには
前記固定のプリセツトデータを前記タイマーカウ
ンタにプリセツトし、コントロールバスからのタ
イマースタート信号が到来したときには前記デー
タバスからのプリセツトデータを前記カウンタに
プリセツトするタイマーコントローラによつてタ
イマー手段を構成してなる特許請求の範囲第1項
記載のマイクロプロセツサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60209162A JPS6269352A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60209162A JPS6269352A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6269352A JPS6269352A (ja) | 1987-03-30 |
JPH0584547B2 true JPH0584547B2 (ja) | 1993-12-02 |
Family
ID=16568347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60209162A Granted JPS6269352A (ja) | 1985-09-20 | 1985-09-20 | マイクロプロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6269352A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6491235A (en) * | 1987-09-30 | 1989-04-10 | Mitsubishi Electric Corp | Control system for counter circuit |
JPH01276359A (ja) * | 1988-04-28 | 1989-11-06 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
-
1985
- 1985-09-20 JP JP60209162A patent/JPS6269352A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6269352A (ja) | 1987-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |