JP2903903B2

JP2903903B2 - マイクロコンピュータ

Info

Publication number: JP2903903B2
Application number: JP4270076A
Authority: JP
Inventors: 朋史東出; 裕子三平
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-10-08
Filing date: 1992-10-08
Publication date: 1999-06-14
Anticipated expiration: 2014-06-14
Also published as: JPH06121591A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリアルタイムに端子出力
制御を行なうマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、マイクロコンピュータ（以下、マ
イコンと称す）には、シングルチップ・マイコン（ある
いはワンチップ・マイコン等）と呼ばれる周辺回路を内
蔵したタイプがある。この周辺回路としては、割り込み
コントローラ，ＤＭＡ（ダイレクト・メモリ・アクセ
ス）コントローラ，タイマ，シリアル・インターフェー
ス等があり、各種システムの制御を行っている。ここで
対象とするマイコンは、複数個のモータ制御のための波
形を外部へ出力する端子（以下、ポートという）の制御
を行なう周辺回路を有している。

【０００３】図５はかかる従来の一例を示すマイコンの
構成図である。図５に示すように、マイコン１ａは、Ｃ
ＰＵ２と、割込み制御部１４ａと、指定した時間ごとに
バッファ・レジスタの値を６つのポートＰ０〜Ｐ５に出
力するポート出力制御部３とを含み、それぞれ内部バス
４により接続されている。このポート出力制御部３ａ
は、次にポートＰ０〜Ｐ５に出力するデータを格納して
おくためのビットａ〜ビットｆのレジスタ部２３からな
るバッファ・レジスタ５と、ポートＰ０〜Ｐ５に出力し
ているデータを保持するためのラッチ部２４からなる出
力ラッチ６と、この出力ラッチ６がバッファ・レジスタ
５の値をラッチする時間の間隔をカウントするタイマ・
カウンタ８と、かかる時間の間隔を指定するコンペア・
レジスタ１０ａと、タイマ・カウンタ８の値およびコン
ペア・レジスタ１０ａの値を比較し且つ一致していれば
一致信号１０１を出力ラッチ６に出力する比較器１３
と、タイマ・カウンタ８のカウント動作を開始させるタ
イマ・カウンタ開始ビットＳＴ９と、第１のモータ２９
および第２のモータ３０をモータ制御部２８により切り
換えるまでにデータを出力させる回数を格納しておくポ
ート出力回数格納レジスタ２０と、この出力回数をカウ
ントし一致信号１０１を受けてモータ切換要求信号１０
３ａを出力する出力回数カウンタ２１ａとから構成され
ている。

【０００４】また、図６は図５におけるポート出力のタ
イミング図である。図６に示すように、ここではポート
出力Ｐ０〜Ｐ５とタイマスタートからの第１，第２のモ
ータの動作とを表わしている。また、Ｎ１，Ｎ２はそれ
ぞれ第１，第２のモータに対するポート出力回数であ
る。以下、図５および図６を参照して説明する。

【０００５】まず、ＣＰＵ２の命令により、ポートＰ０
〜Ｐ５へ接続された第１のモータ２９に対する１回目の
出力値（図６では“１０００１１”）を出力ラッチ６
に、第１のモータ２９に対する２回目の出力値（図６で
は“１１０００１”）をバッファ・レジスタ５に、１回
目の出力値をポートＰ０〜Ｐ５に出力する期間に対応し
た値（図６ではＴ１１）をコンペア・レジスタ１０ａ
に、第１のモータ２９に対するポート出力回数（図６で
はＮ１）を出力回数カウンタ２１ａに、また第２のモー
タ３０に対するポート出力回数（図６ではＮ２）をポー
ト出力回数格納レジスタ２０にそれぞれあらかじめ設定
しておく。その後、タイマ・カウンタ開始ビットＳＴ９
を“１”にセットし、タイマ・カウンタ８のカウント動
作を開始させる。

【０００６】かかるタイマ・カウンタ８はタイマ・カウ
ンタ開始ビットＳＴ９が“１”にセットされると“０”
クリアされ、内部クロックＣＬＫ入力の立ち上がりエッ
ジを検出するたびに“１”インクリメントするカウント
動作を開始する。また、比較器１３はコンペア・レジス
タ１０ａにあらかじめ設定された値とタイマ・カウンタ
８の値とを常に比較しているので、このタイマ・カウン
タ８がインクリメントした結果コンペア・レジスタ１０
ａに設定された値と一致したとき、一致信号１０１を活
性化する。この一致信号１０１が活性化されると、バッ
ファ・レジスタ５の値は出力ラッチ６にラッチされ、ポ
ートＰ０〜Ｐ５に出力される。すなわち、バッファ・レ
ジスタ５に格納されている第１のモータ２９に対する２
回目のポートの出力値が出力ラッチ６にラッチされ、ポ
ートＰ０〜Ｐ５に出力される。また、一致信号１０１の
活性化により、タイマ・カウンタ８の値は“０”に初期
化され、再びＣＬＫが入力するたびにインクリメントす
るカウント動作を開始する。

【０００７】一方、一致信号１０１はタイマ割り込み要
求信号として割り込み制御部１４ａに対し供給され、ま
た出力回数検出信号として出力回数カウンタ２１ａに対
し供給される。この割り込み制御部１４ａは、一致信号
１０１がタイマ割り込み要求信号として活性化されたこ
とを検知すると、ＣＰＵ２に対する割り込み処理要求信
号１００を出力する。

【０００８】次に、ＣＰＵ２は割り込み処理要求信号１
００が活性化したことを検知すると、実行中のプログラ
ム処理を中断し、割り込みプログラム処理を開始する。
この割り込み処理ルーチンでは、ポートＰ０・〜Ｐ５へ
第１のモータ２９に対する３回目の出力値（図６では
“１１１０００”）をバッファ・レジスタ５に、第１の
モータ２９に対する２回目の出力値をポートＰ０〜Ｐ５
に出力する期間に対応した値（図６ではＴ１２）をコン
ペア・レジスタ１０ａにそれぞれ設定する。また、出力
回数カンウンタ２１ａは、出力回数検出信号としての一
致信号１０１が活性化したことを検知すると、“１”デ
クリメントするカウント動作を開始する。

【０００９】このデクリメント動作により、出力回数カ
ウンタ２１ａが“０”となったとき、モータ切り換え要
求信号１０３ａが活性化される。従って、モータ切り換
え要求信号１０３ａが活性化すると、ポート出力回数格
納レジスタ２０はあらかじめ設定されていた第２のモー
タ３０に対するポート出力回数（図６ではＮ２）を出力
回数カウンタ２１ａにプリセットする。

【００１０】一方、割り込み制御部１４ａは、モータ切
り換え要求信号１０３ａが活性化されたことを検知する
と、ＣＰＵ２に対し再び割り込み処理要求信号１００を
出力する。この割り込み処理要求信号１００が活性化し
たことをＣＰＵ２が検知すると、実行中のプログラム処
理を中断し、割り込みプログラム処理を開始する。この
割り込み処理ルーチンでは、ポートＰ０〜Ｐ５へ第２の
モータ３０に対する１回目の出力（図６では“１０００
１１”）を出力ラッチ６に設定する。以下同様に、第２
のモータ３０に対する２回目の出力値（図６では“１１
０００１”）をバッファ・レジスタ５に、第２のモータ
３０に対する１回目の出力値をポートＰ０〜Ｐ５に出力
する期間に対応した値（図６ではＴ２１）をコンペア・
レジスタ１０ａに、第１のモータ２９に対するポート出
力回数（図６ではＮ１）をポート出力回数格納レジスタ
２０にそれぞれ設定する。その後、タイマ・カウンタ開
始ビットＳＴ９を“１”にセットし、タイマ・カウンタ
８のカウント動作を開始させる。

【００１１】このようにして、ＣＰＵ２により設定され
たコンペア・レジスタ１０ａの値は、比較器１３でタイ
マ・カウンタ８の値と比較される。また、第２のモータ
３０に対する１回目の出力値をポートＰ０〜Ｐ５に出力
する期間（図６のＴ２１）を経過したとき、タイマ・カ
ウンタ８の値とコンペア・レジスタ１０ａの値とが一致
し、前述したように、バッファ・レジスタ５の値を出力
ラッチ６にラッチする。このバッファ・レジスタ５に
は、第２のモータ３０に対する２回目のポートへの出力
値が格納されているので、１回目の出力値を出力する期
間が経過した後、第２のモータ３０に対する２回目の出
力値がポートＰ０〜Ｐ５に出力される。

【００１２】上述した処理を繰り返し実行することによ
り、対応するモータのポートへｎ回目の出力値を出力す
る期間が終了した時に発生する一致信号により、（ｎ＋
１）回目の出力値がポートに出力される。また、この一
致信号により起動される割り込み処理ルーチンにおい
て、（ｎ＋２）回目のポート出力値をバッファ・レジス
タ５に、（ｎ＋１）回目の出力値をポートに出力する期
間に対応した値をコンペア・レジスタ１０ａにそれぞれ
設定することによって、任意の期間ごとにポート出力値
を切り換えてポートに出力することができる。しかも、
対応するモータへの出力回数のポート出力が終了したと
きに出力される切り換え信号により起動される割り込み
処理ルーチンで、モータを切り換えることができる。

【００１３】

【発明が解決しようとする課題】上述した従来のポート
出力制御部を備えたマイコンにおいて、ポートＰ０〜Ｐ
５の出力波形を三相インバータモータ出力波形に用いて
モータの制御を行うものとし、またポートＰ０，Ｐ１，
Ｐ２を三相波形出力（Ｕ相，Ｖ相，Ｗ相）、Ｐ３，Ｐ
４，Ｐ５のその逆相波形（Ｕ反転相，Ｖ反転相，Ｗ反転
相）として使用するものとする。

【００１４】このとき、ポート出力の切り換わり目で各
ポートの出力が同時に切り換わらないことがある。例え
ば、図６のタイミングにおいて、３回目の出力から４回
目の出力に切り換わる場合、Ｐ０（Ｕ相）およびＰ３
（Ｕ反転相）の出力値が変化する。この場合、比較器１
３からの各ラッチまでの一致信号１０１を伝達する信号
線の長さ、各ラッチの特性、各ラッチからポートまでの
信号線の長さ等の要因によって、Ｐ３（Ｕ反転相）の出
力の切り換わりがＰ０（Ｕ相）より遅れてしまうことが
ある。従って、かかる場合にはＰ０（Ｕ相）とＰ３（Ｕ
反転相）の出力が一瞬同時に“０”となってしまい、貫
通電流が流れてしまうといったモータ制御上の欠点があ
る。

【００１５】また、従来は複数のモータを制御する際に
複数個のマイコンを使用すると、ハードウェアが大きく
なり且つコストがかかるため、１個のマイコンで時分割
に制御している。しかしながら、ＣＰＵに対する割り込
み処理によりモータの切り換えを行なっているので、高
速にモータを切り換えることができないという欠点もあ
る。

【００１６】本発明の目的は、かかるモータ切り換え時
の貫通電流を防止するとともに、高速切り換えを実現す
ることのできるマイコンを提供することにある。

【００１７】

【課題を解決するための手段】本発明のマイコンは、外
部にデータを出力するための出力端子に出力しているデ
ータを保持しておく端子出力値保持手段と、前記出力端
子に次に出力すべきデータを記憶しておく次データ記憶
手段と、前記次データ記憶手段の値を前記端子出力値保
持手段へ格納する時間を記憶する少なくとも２つの格納
時間記憶手段と、前記次データ記憶手段の値を前記端子
出力値保持手段へ格納する時間の間隔を計測し且つ計測
した結果が前記格納時間記憶手段の値と一致したときに
前記次データ記憶手段の値を前記端子出力値保持手段に
格納する手段と、前記次データ記憶手段の値を前記端子
出力値保持手段に格納した時点から前記出力端子に出力
するまでの遅延時間を格納する少なくとも２つの遅延時
間記憶手段と、前記次データ記憶手段の値を前記端子出
力値保持手段に格納した時点から前記出力端子に出力す
るまでの遅延時間を計測し且つ前記次データ記憶手段の
値を前記端子出力値保持手段に格納した直後に前記端子
出力値保持手段の値を前記出力端子に出力するかあるい
は遅延時間を計測した結果が前記遅延時間記憶手段の値
と一致したときに前記端子出力値記憶手段の値を前記出
力端子に出力するかのどちらか一方を前記端子出力値記
憶手段に格納された値により選択し出力する手段と、前
記出力端子にデータを出力した回数を計測し且つ計測し
た値が所定の値になったときに切り換え信号を出力する
手段と、前記切り換え信号により前記遅延時間記憶手段
および前記格納時間記憶手段を切り換える手段とを有
し、リアルタイムに複数の前記出力端子へデータを出力
するように構成される。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１９】図１は本発明の一実施例を示すマイコンの
構成図である。図１に示すように、本実施例のマイクロ
コンピュータ（マイコン）１は、ＣＰＵ２と、このＣＰ
Ｕ２に対する割り込み制御部１４と、指定した時間毎に
バッファ・レジスタ５の値をポートＰ０〜Ｐ５に出力す
るポート出力制御部３とを備え、それぞれ内部バス４に
より接続されている。

【００２０】このうち、ポート出力制御部３は、次にポ
ートＰ０〜Ｐ５に出力するデータを格納しておくバッフ
ァ・レジスタ５と、ポートＰ０〜Ｐ５に出力しているデ
ータを保持する出力ラッチ６と、この出力ラッチ６がバ
ッファ・レジスタ５の値をラッチする時間の間隔をカウ
ントするタイマ・カウンタ８と、かかる時間の間隔を指
定する２つのコンペア・レジスタ部１１ａ，１１ｂを備
えたコンペア・レジスタ１０と、このコンペア・レジス
タ１０を選択するセレクタ１２と、かかるタイマ・カウ
ンタ８の値およびコンペア・レジスタ１０の値を比較す
る比較器１３と、タイマ・カウンタ８のカウント動作を
開始するタイマ・カウンタ開始ビットＳＴ９と、遅延時
間をカウントするディレイ・カウンタ１５と、この遅延
時間をあらかじめ設定しておくために２つのディレイ指
定レジスタ部１７ａ，１７ｂを備えたディレイ指定レジ
スタ１６と、このディレイ指定レジスタ１６の値を選択
するセレクタ１８と、選択されたディレイ指定レジスタ
部１７ａあるいは１７ｂに設定された遅延時間を格納し
ておくディレイ格納レジスタ１９と、出力ラッチ６の各
ラッチ部２４の値が“０”であるときポートＰ０〜Ｐ５
への出力タイミングを遅延させる遅延回路７と、モータ
制御部２８により第１，第２のモータ２９，３０を切り
換えるまでにデータを出力させる回数を格納しておくポ
ート出力回数格納レジスタ２０と、この出力回数をカウ
ントする出力回数カウンタ２１と、現在制御しているモ
ータがどれであるかを示すモータ指定フラグＦ２２とか
ら構成されている。

【００２１】図２は図１におけるポート出力のタイミン
グ図である。図２に示すように、本実施例も６本のポー
トに出力する場合である。まず、ポート出力動作を開始
するにあたり、ＣＰＵ２の命令により、ポートＰ０〜Ｐ
５へ第１のモータ２９に対する１回目の出力値（図２で
は“０００１１１”）を出力ラッチ６にあらかじめ設定
しておく。同様に、第１のモータ２９に対する２回目の
出力値（図２では“１０００１１”）をバッファ・レジ
スタ５に、第１，第２のモータ２９，３０に対する１回
目の出力値をポートＰ０〜Ｐ５に出力する期間に対応し
た値（図２ではそれぞれＴ１１，Ｔ２１）をコンペア・
レジスタ１０のレジスタ部１１ａ，１１ｂに、第１，第
２のモータ２９，３０に対するポート出力を“１”から
“０”に切り換えるときに遅延する時間に対応した値
（図２ではそれぞれＤ１，Ｄ２）をディレイ指定レジス
タ１６のレジスタ部１７ａ，１７ｂに、第１のモータ２
９に対するポート出力を“１”から“０”に切り換える
ときに遅延する時間に対応した値（図２ではＤ１）をデ
ィレイ格納レジスタ１９に、第１のモータ２９に対する
ポート出力回数（図２ではＮ１）を出力回数カウンタ２
１に、第２のモータ３０に対するポート出力回数（図２
ではＮ２）をポート出力回数格納レジスタ２０にそれぞ
れあらかじめ設定しておく。しかる後、タイマ・カウン
タ開始ビットＳＴ９を“１”にセットし、タイマ・カウ
ンタ８のカウント動作を開始させる。

【００２２】このタイマ・カウンタ８はＳＴ９が“１”
にセットされると、“０”クリアされ、内部クロックＣ
ＬＫ入力の立ち上がりエッジを検出するたびに“１”イ
ンクリメントする。比較器１３は、コンペア・レジスタ
１０にあらかじめ設定された値とタイマ・カウンタ８の
値とを常に比較しており、タイマ・カウンタ８がインク
リメントした結果コンペア・レジスタ１０に設定された
値と一致したとき、一致信号１０１を活性化する。この
一致信号１０１が活性化するとバッファ・レジスタ５の
各ビット２３の値が出力ラッチ６の対応したラッチ部２
４にそれぞれラッチされる。

【００２３】しかるに、バッファ・レジスタ５には、あ
らかじめポートＰ０〜Ｐ５へ第１のモータ２９に対する
２回目の出力値が格納されているので、出力ラッチ６の
ラッチ部２４には上記２回目のポート出力値がラッチさ
れる。また、一致信号１０１の活性化により、ディレイ
格納レジスタ１９の値がディレイ・カウンタ１５にプリ
セットされるとともに、ディレイ・カウンタ１５は内部
クロックＣＬＫ入力の立ち上がりエッジを検出するたび
に“１”デクリメントするカウント動作を開始する。こ
のデクリメント動作によりディレイ・カウンタ１５が
“０”となったとき、ワンショット・パルスである一致
信号１０２がアクティブになり、ディレイ・カウンタ１
５はカウント動作を停止する。

【００２４】ここで、一例としてポートＰ２への出力に
ついて説明する。まず、出力ラッチ６におけるラッチ部
ｃには、前述したようにポートＰ２への２回目の出力値
がラッチされているが、ラッチされている値が“１”で
ある場合、セット・リセット型のフリップ・フロップ２
５がセットされ、ポートＰ２に“１”を出力する。

【００２５】一方、ラッチ部ｃに格納されている値が
“０”である場合、インバータ２６の出力値が“１”と
なり、ＡＮＤゲート２７に入力されるが、他方の一致信
号１０２の入力値が“１”になるまでＡＮＤゲート２７
の出力値は“０”のままとなる。しかる後、前述したよ
うに、ディレイ・カウンタ１５によるディレイ期間のカ
ウントが終了したとき、一致信号１０２は活性化し
“１”となるので、ＡＮＤゲート２７の出力値は“１”
になる。従って、フリップ・フロップ２５がリセットさ
れ、ポートＰ２に“０”が出力される。

【００２６】他のビットも同様に、それぞれラッチ部に
格納された値が“１”である場合には、ラッチされた直
後にポートに“１”を出力し、逆に“０”である場合に
は、ディレイ時間経過後、ポートに“０”を出力する。

【００２７】ここで、一致信号１０１は、割り込み制御
部１４と、出力回数カウンタ２１とに対して供給され
る。この割り込み制御部１４は、一致信号１０１が活性
化されたことを検知すると、ＣＰＵ２に対して割り込み
処理要求信号１００を供給する。ＣＰＵ２は割り込み処
理要求信号１００が活性化したことを検知すると、実行
中のプログラム処理を中断し、割り込みプログラム処理
を開始する。この割り込み処理ルーチンでは、ポートＰ
０〜Ｐ５へ第１のモータ２９に対する３回目の出力値
（図２では“１１１０００”）をバッファ・レジスタ５
に、第１のモータ２９に対する２回目の出力期間に対応
した値（図２ではＴ１２）をコンペア・レジスタ部１１
ａにそれぞれ設定する。

【００２８】一方、出力回数カウンタ２１は、一致信号
１０１が活性化したことを検知すると、“１”デクリメ
ントする。このデクリメント動作により出力回数カウン
タ２１が“０”となったとき、出力回数カウンタ２１か
らのボローによりモータ指定フラグＦ２２が反転し、モ
ータ切り換え要求信号１０３を発生する。このモータ切
り換え要求信号１０３により、モータ制御部２８は制御
するモータを第１のモータ２９から第２のモータ３０に
切り換える。

【００２９】また、モータ切り換え要求信号１０３が活
性化すると、セレクタ１８はディレイ指定レジスタ１６
のディレイ指定レジスタ部１７ａを第２のモータ３０に
対する遅延時間を指定するディレイ指定レジスタ部１７
ｂに切り換え、第２のモータ３０に対する遅延時間（図
２ではＤ２）をディレイ格納レジスタ１９に設定する。
このとき、ポート出力回数格納レジスタ２０は、あらか
じめ設定されていた第２のモータ３０に対するポート出
力回数を出力回数カウンタ２１にプリセットする。

【００３０】更に、セレクタ１２はモータ切り換え要求
信号１０３の活性化によりコンペア・レジスタ１０内の
レジスタ部１１ａを第２のモータ３０に対する１回目の
出力期間に対応した値（図２ではＴ２１）を格納してい
るレジスタ部１１ｂに切り換える。

【００３１】しかるに、ＣＰＵ２は割り込み要求信号１
００を検出すると、実行中のプログラム処理を中断し割
り込み処理プログラムを開始する。この割り込み処理プ
ログラム中でＣＰＵ２は出力回数カウンタ２１の値を読
みだし、その値が“１”の時、ポートＰ０〜Ｐ５へ第２
のモータ３０に対する１回目の出力値（図２では０００
１１１）をバッファ・レジスタ５に設定する。た、出力
回数カウンタ２１の値が“０”の時は、第２のモータ３
０に対する２回目の出力値（図２では１０００１１）を
バッファ・レジスタ５に、第１のモータ２９に対するポ
ート出力回数（図２ではＮ１）をポート出力回数格納レ
ジスタ２０に、第１のモータ２９に対する１回目の出力
期間に対応した値（図２ではＴ１１）をコンペア・レジ
スタ１０のレジスタ部１１ａにそれぞれ設定する。その
後、タイマ・カウンタ開始ビットＳＴ９を“１”にセッ
トし、タイマ・カウンタ８のカウント動作を開始させ
る。

【００３２】上述したように、ＣＰＵ２により設定され
たコンペア・レジスタ１０のレジスタ部１１ｂの値は、
セレクタ１２を通り比較器１３でタイマ・カウンタ８の
値と比較される。従って、第２のモータ３０に対する１
回目の出力値を出力する期間（図２のＴ２１）を経過し
たとき、比較器１３はタイマ・カウンタ８の値とコンペ
ア・レジスタ１０のレジスタ部１１ｂの値との一致を検
出し、第１のモータ２９に対する１回目の一致検出時と
同様の動作を行う。また、第２のモータ３０から第１の
モータ２９に切り換える場合も第１のモータ２９から第
２のモータ３０に切り換える場合と同様の動作を行う。

【００３３】上記処理を繰り返し行うことによって、ポ
ートへの出力値が“０”である場合にポートへ出力する
タイミングを遅延させながら、任意の時間ごとにポート
に出力する値を高速に切り換えることができ、切り換え
時の貫通電流を防止することができる。また、対応する
モータへのポート出力が所定回数を終了したときに出力
される信号によりモータ指定フラグを反転させることに
より、ポートに出力される切り換え信号を利用してモー
タを高速に切り換えることができる。

【００３４】図３は本発明の他の実施例を説明するため
のマイコンにおける遅延回路図であり、また図４は図３
におけるポート出力のタイミング図である。図３および
図４に示すように、本実施例は前述した図１の一実施例
とほぼ同様の構成であり、遅延回路７のみが異ってい
る。以下、この遅延回路７について説明するが、その他
の回路は図１を用いる。

【００３５】まず、遅延回路７は出力ラッチ６の各ラッ
チ部ａ〜ｆの値が“１”であるとき、ポートへ出力する
タイミングを遅延させるための論理回路であり、フリッ
プフロップ２５とインバータ２６およびアンドゲート２
７とを備えている。また、本実施例も、前述した一実施
例と同様に、ポートＰ２への出力を例にとる。

【００３６】次に、コンペア・レジスタ１０の値とタイ
マ・カウンタ８の値とが一致したときに活性化される一
致信号１０１により、出力ラッチ部ｃ２４にはバッファ
・レジスタ５のビット部ｃ２３の値がラッチされる。こ
の出力ラッチ部ｃにラッチされた値が“０”である場
合、インバータ２６の出力値が“１”となり、セット・
リセット型のフリップ・フロップ２５がリセットされ且
つポートＰ２に“０”が出力される。

【００３７】一方、出力ラッチ６にラッチされた値が
“１”である場合は、“１”がＡＮＤゲート２７に入力
されるが、他方のディレイ・カウンタ１５の出力である
一致信号１０２の入力値が“１”になるまで、ＡＮＤゲ
ート２７の出力値は“０”のままとなる。すなわち、デ
ィレイ・カウンタ１５は前述した一実施例と同様、遅延
時間をカウントしている。このディレイ・カウンタ１５
による遅延時間のカウントが終了したとき、一致信号１
０２は活性化され“１”となるので、ＡＮＤゲート２７
の出力値は“１”となり、フリップ・フロップ２５がセ
ットされ、ポートＰ２に“０”が出力される。他のポー
トＰ０，Ｐ１，Ｐ３〜Ｐ５への出力もポートＰ２と同様
の動作で行われる。

【００３８】かかる処理を繰り返し行うことにより、ポ
ートへの出力値が“１”である場合にポートへ出力する
タイミングを遅延させながら、任意の時間ごとにポート
に出力する値を切り換えることができ、一実施例と同様
の動作によりモータ制御部２８を介して第１，第２のモ
ータ２９，３０を切り換えることができる。

【００３９】

【発明の効果】以上説明したように、本発明のマイコン
は、複数のポートに出力する出力値を同時に切り換える
際に、出力値を指定した時間を経過した直後に次の出力
値をポートに出力するか、あるいは一定遅延させてから
ポート出力するかをポートに出力する値によって選択し
て出力し且つ遅延時間をある期間毎に切り換えることに
より、複数個のモータを制御することができるので、ポ
ート出力波形を三相インバータモータ出力波形に用いた
場合にも相対する相（Ｐ０出力とＰ３出力、Ｐ１出力と
Ｐ４出力、Ｐ２出力とＰ５出力）が一瞬同時に“０”と
なることがなく、貫通電流を流さないようにすることが
できるという効果がある。

【００４０】また、本発明は複数個のモータを制御する
場合、ポート出力を切り換えるときに遅延する時間に対
応した値を各モータ毎の特性に合わせて設定し且つ各モ
ータのポート出力期間毎に設定した遅延時間を切り換え
ることにより、モータの切り換えを割り込み処理ではな
く、モータ指定フラグの反転により出力される切り換え
信号を利用することにより行えるので、モータの切り換
えを高速に行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイコンの構成図であ
る。

【図２】図１におけるポート出力のタイミング図であ
る。

【図３】本発明の他の実施例を説明するためのマイコン
における遅延回路図である。

【図４】図３におけるポート出力のタイミング図であ
る。

【図５】従来の一例を示すマイコンの構成図である。

【図６】図５におけるポート出力のタイミング図であ
る。

【符号の説明】

１マイクロコンピュータ（マイコン）２ＣＰＵ３ポート出力制御部５バッファ・レジスタ６出力ラッチ７遅延回路８タイマ・カウンタ９開始ビット（ＳＴ）１０コンペア・レジスタ１２，１８セレクタ１３比較器１４割込み制御部１５ディレイ・カウンタ１６ディレイ指定レジスタ１９ディレイ格納レジスタ２０ポート出力回数格納レジスタ２１出力回数カウンタ２２モータ指定フラグ（Ｆ）２３レジスタ・ビット部２４ラッチ部２５フリップ・フロップ２６インバータ２７アンドゲートＰ０〜Ｐ５ポート出力

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０２Ｐ 8/40 Ｈ０２Ｐ 8/00 ３０６ (56)参考文献特開昭55−109195（ＪＰ，Ａ) 特開平４−312360（ＪＰ，Ａ) 特開平４−312394（ＪＰ，Ａ) 特開平５−61804（ＪＰ，Ａ) 特開平５−103499（ＪＰ，Ａ) 特開平５−111290（ＪＰ，Ａ) 特開平５−176547（ＪＰ，Ａ) 特許2539383（ＪＰ，Ｂ２) 特許2658549（ＪＰ，Ｂ２) 特許2823415（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02P 5/00 - 5/52 H02P 7/67 - 8/42

Claims

(57)【特許請求の範囲】

【請求項１】外部にデータを出力するための出力端子
に出力しているデータを保持しておく端子出力値保持手
段と、前記出力端子に次に出力すべきデータを記憶して
おく次データ記憶手段と、前記次データ記憶手段の値を
前記端子出力値保持手段へ格納する時間を記憶する少な
くとも２つの格納時間記憶手段と、前記次データ記憶手
段の値を前記端子出力値保持手段へ格納する時間の間隔
を計測し且つ計測した結果が前記格納時間記憶手段の値
と一致したときに前記次データ記憶手段の値を前記端子
出力値保持手段に格納する手段と、前記次データ記憶手
段の値を前記端子出力値保持手段に格納した時点から前
記出力端子に出力するまでの遅延時間を格納する少なく
とも２つの遅延時間記憶手段と、前記次データ記憶手段
の値を前記端子出力値保持手段に格納した時点から前記
出力端子に出力するまでの遅延時間を計測し且つ前記次
データ記憶手段の値を前記端子出力値保持手段に格納し
た直後に前記端子出力値保持手段の値を前記出力端子に
出力するかあるいは遅延時間を計測した結果が前記遅延
時間記憶手段の値と一致したときに前記端子出力値記憶
手段の値を前記出力端子に出力するかのどちらか一方を
前記端子出力値記憶手段に格納された値により選択し出
力する手段と、前記出力端子にデータを出力した回数を
計測し且つ計測した値が所定の値になったときに切り換
え信号を出力する手段と、前記切り換え信号により前記
遅延時間記憶手段および前記格納時間記憶手段を切り換
える手段とを有し、リアルタイムに複数の前記出力端子
へデータを出力することを特徴とするマイクロコンピュ
ータ。