JP3110554B2 - パルス出力制御装置、及びマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス出力制御装置、
並びにパルス出力制御装置を内蔵した１チップ型のマイ
クロコンピュータに関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、およびデータの入
出力を行うための入出力回路などの機能ブロックが１つ
の半導体基板上に形成されて成る。かかる入出力回路に
はポート、タイマなどが含まれる。タイマが所定の時間
になる（コンペアマッチ）ことを検出し、この時に出力
データを変化されるように構成したパルス出力制御につ
いては、例えば平成２年３月（株）日立製作所発行『Ｈ
８／３２５シリーズ ハードウェアマニュアル』Ｐ２２
９乃至Ｐ２４０に記載がある。かかるタイマでは出力デ
ータが１ビットのみ変化することができる。これに対し
て、コンペアマッチ時に複数ビットの出力データを変化
されるように構成したパルス出力制御については、昭和
６３年２月（株）日立製作所発行『日立８／１６ビット
マイクロコンピュータ周辺ＬＳＩ』Ｐ５３８乃至Ｐ５９
３に記載がある。

【０００３】図１０にはそのようなパルス出力制御装置
の一例を示す。同図に示されるパルス出力制御装置は、
特に制限はされないもののそれぞれ８ビットの、ネクス
トデータレジスタ１１、出力データレジスタ１２を含ん
でいる。これらは、直列に接続され、後段の出力データ
レジスタ１２は出力バッファ１８を介してパルス出力端
子１９に接続されている。さらに、パルス出力制御１に
は、端子を出力端子として使用するかしないかを制御す
るディレクションレジスタ１３と、ネクストデータレジ
スタ１１から出力データレジスタ１２へのデータ転送を
許可するかしないかを指定する許可レジスタ１４が設け
られている。パルス出力を行なう端子に対応するディレ
クションレジスタ１３と許可レジスタ１４の対応するビ
ットは、それぞれ”１”にセットしておく必要がある。

【０００４】ネクストデータレジスタ１１から出力デー
タレジスタ１２へのデータ転送は、許可レジスタ１４
に”１”を設定し、特に制限はされないものの、タイマ
のコンペアマッチなどの所定の時間に行なわれて、パル
ス出力端子１９に出力される。次のコンペアマッチが発
生するまでに、とくに制限はされないものの、ＣＰＵの
動作によって、次に出力するデータをネクストデータレ
ジスタ１１に書き込む。これによって、所望のパルス出
力を得ることができるものである。

【０００５】しかしながら、図１０のパルス出力制御装
置では８ビットのパルス出力を有し、ディレクションレ
ジスタ１３と許可レジスタ１４の設定によって、０〜８
ビットのパルス出力が可能であるものの、１つのタイマ
の１つのタイミング（コンペアマッチ）でしかパルス出
力を行なうことができない。即ち、８ビットのパルス出
力を４ビットずつ２組に分割して、異なるタイマの異な
るタイミング（コンペアマッチ）で独立した４ビットず
つのパルス出力を行なうことはできない。

【０００６】

【発明が解決しようとする課題】そこで本発明者の検討
によれば、図１０のパルス出力制御装置を２組設けれ
ば、異なるタイマの異なるタイミング（コンペアマッ
チ）で独立した４ビットずつのパルス出力を行なうこと
ができる。しかしながら、それぞれパルス出力制御装置
の資源の半分が使用されないままとなってしまい、資源
の利用効率が悪くなる。

【０００７】また、図１０のパルス出力制御装置を４ビ
ットとして２組設ければ、異なるタイマの異なるタイミ
ング（コンペアマッチ）で独立した４ビットずつのパル
ス出力を行なうことができ、また、資源の利用効率も良
くなるが、一つのタイミングで８ビットのパルス出力を
行なう場合には、２つのネクストデータレジスタにデー
タを書き込まなければならず、使い勝手が悪く、実行効
率も低下してしまう。すなわち、ＣＰＵでネクストデー
タレジスタに書き込みを行なう場合、転送命令を２回行
なわなければならず、プログラム効率が悪く、実行時間
も長くなってしまう。また、専用のデータ転送制御装置
（ＤＴＣ）で、メモリの内容をネクストデータレジスタ
に転送する場合、データ転送を２回行なうために、８ビ
ットのデータを格納するのでありながら２バイト（１６
ビット）のアドレスを必要とし、メモリの利用効率も悪
くなる。前記専用のデータ転送制御装置については
（株）日立製作所昭和６３年１２月発行『Ｈ８／５３２
ＨＤ６４７５３２８ ＨＤ６４３５３２８ ハードウ
ェアマニュアル』Ｐ１０５乃至Ｐ１２０などにより公知
であるので詳細な説明は省略する。

【０００８】さらに、パルス出力のタイミングは８ビッ
ト同時である。すなわち、パルス出力が０から１に変化
するタイミングも１から０に変化するタイミングも同一
であるため、論理的には１出力が重ならなくても、パル
ス出力制御装置の外部の条件によって、遅延時間が生じ
て１出力が重なってしまう可能性がある。これらのパル
ス出力でモータなどを駆動する場合に貫通電流などを発
生してしまう問題がある。

【０００９】本発明の目的は、資源の利用効率を向上さ
せることができるパルス出力制御装置を提供することに
ある。本発明の別の目的は、パルス出力制御の実行効率
を向上させることができるパルス出力制御装置を提供す
ることにある。更に本発明の別の目的は、出力タイミン
グを調整することができるパルス出力制御装置を提供す
ることにある。本発明の別の目的はそのようなパルス出
力制御装置を内蔵したマイクロコンピュータを提供する
ことにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、パルス出力制御のためのデータ
レジスタのような第２のデータ保持手段の記憶領域を分
割可能とし、分割した場合は別アドレス、分割しない場
合は同一アドレスとして、そのデータレジスタの複数個
の記憶領域を選択するための選択信号の形成手段を設け
て、パルス出力制御装置を構成する。

【００１３】また、パルス出力の０から１、１から０に
変化するタイミングの一方をパルス出力間隔よりも短い
時間で遅延させるようにして、パルス出力制御装置を構
成する。

【００１４】上記パルス出力制御装置を内蔵する１チッ
プ型のマイクロコンピュータは、記憶手段と、計時手段
と、前記計時手段に指定された時間になったことを該計
時手段から伝達されることによって前記記憶手段から前
記パルス出力制御装置の第２のデータ保持手段にデータ
転送を行なうデータ転送制御手段とを含んで構成する。

【００１５】

【作用】上記した手段によれば、第２のデータ保持手段
の記憶領域を分割利用するときは夫々を別アドレス、分
割しない場合は同一アドレスとして、その記憶領域を選
択可能にすることは、第２のデータ保持手段を一括利用
してパルス出力を制御することも分割利用してパルス出
力を制御することも可能とし、このことが、パルス出力
制御のための資源の利用効率を向上させ、パルス出力制
御の実行効率の向上に寄与する。また、パルス出力の０
から１、１から０に変化するタイミングの一方をパルス
出力間隔よりも短い時間で遅延させるようにすること
は、パルス出力の０から１、１から０に変化するタイミ
ングの調整を可能にし、このことは、所定のパルス出力
相互間での１レベル又は０レベル出力のオーバラップを
防止するように作用し、パルス出力によって駆動される
回路における不所望な貫通電流の発生などを阻止する。

【００１６】

【実施例】図９には本発明にかかるパルス出力制御装置
を内蔵したシングルチップマイクロコンピュータの一実
施例ブロック図が示される。このシングルチップマイク
ロコンピュータＭＣＵは、特に制限はされないものの、
パルス出力制御装置１，ＣＰＵ（中央処理装置）２，Ｄ
ＴＣ（データ転送制御装置）３，ＲＯＭ４，ＲＡＭ５，
タイマＡ６，タイマＢ７，タイマＣ８，タイマＤ９など
の機能ブロックからから構成され、公知の半導体集積回
路製造技術によりシリコン基板のような一つの半導体基
板上に形成される。かかるシングルチップマイクロコン
ピュータＭＣＵの機能ブロックは相互に、アドレスバス
・データバス・リード信号・ライト信号・システムクロ
ックなどを含む内部バスＢＵＳによって相互に接続され
ている。パルス出力制御装置１，ＤＴＣ３，ＲＯＭ４，
ＲＡＭ５，タイマＡ６，タイマＢ７などの機能ブロック
はＣＰＵ２のアドレス空間上に配置されている。ＤＴＣ
３はＣＰＵ２による、起動要因・転送アドレス・転送デ
ータ数などの指定に基づいて、特に制限はされないもの
の、割込み要求の発生時にＲＡＭ４とパルス出力制御装
置１，タイマＡ６，タイマＢ７，タイマＣ８，タイマＤ
９の間で内部バスＢＵＳを介してデータ転送を行なう機
能を４チャネル有している。このデータ転送はＣＰＵ２
の処理を中断して行なわれる。

【００１７】図１には本発明に係るパルス出力制御装置
１の第１実施例が示される。パルス出力制御装置１は、
特に制限はされないものの、それぞれ８ビットのネクス
トデータレジスタ１１及び出力データレジスタ１２と、
ディレクションレジスタ１３、許可レジスタ１４、制御
レジスタ１５と、制御ブロック１６、アドレスデコーダ
１７、出力バッファ１８、パルス出力端子１９、並びに
選択回路１０から構成されている。前記ネクストデータ
レジスタ１１はそれぞれ４ビットのネクストデータレジ
スタＡ（ＮＤＲＡ）１１１とネクストデータレジスタＢ
（ＮＤＲＢ）１１２に分割されている。同様に出力デー
タレジスタ１２も出力データレジスタＡ（ＯＤＲＡ）１
２１と出力データレジスタＢ（ＯＤＲＢ）１２２に分け
られる。ネクストデータレジスタＡ１１１及びネクスト
データレジスタＢ１１２から出力データレジスタ１２へ
のデータ転送は前記論理ブロック１６に含まれるクロッ
クドインバータのような転送ゲート１６１，１６２を介
して行われる。この転送ゲート１６１，１６２の制御信
号は、アンドゲートのような論理ゲート１６５，１６６
で別々に生成される。アンドゲート１６５，１６６に
は、許可レジスタ１４から出力される許可信号１４１，
１４２と選択回路１０から出力される転送信号１０１，
１０２が入力される。夫々の許可信号１４１，１４２は
許可レジスタ１４の設定値に応じて信号値が決定され
る。

【００１８】特に制限されないが、選択回路１０は、転
送信号１０１，１０２とコンペアマッチ信号６０Ａ，７
０Ｂとの対応関係を選択する。その選択は、前記制御レ
ジスタ１５によって指定される。前記制御レジスタ１５
はそのための選択ビットとしてＯＥＡ、ＯＥＢを有して
いる。例えば、ＯＥＡ＝１，ＯＥＢ＝１のときは、転送
信号１０１，１０２はコンペアマッチ信号６０Ａに対応
され、ＯＥＡ＝０，ＯＥＢ＝０のときは、転送信号１０
１，１０２はコンペアマッチ信号７０Ｂに対応される。
ＯＥＡ＝１，ＯＥＢ＝０のときは、転送信号１０１がコ
ンペアマッチ信号６０Ａに、そして転送信号１０２がコ
ンペアマッチ信号７０Ｂに対応される。ＯＥＡ＝０，Ｏ
ＥＢ＝１のときは、転送信号１０１がコンペアマッチ信
号７０Ｂに、そして転送信号１０２がコンペアマッチ信
号６０Ａに対応される。

【００１９】更に前記選択ビットＯＥＡ，ＯＥＢはアド
レスデコーダ１７にも与えられる。前記選択ビットＯＥ
Ａ，ＯＥＢを同一の内容に指定する（ＯＥＡ＝ＯＥＢ）
と、ネクストデータレジスタＡ１１１及びネクストデー
タレジスタスタＢ１１２は、同一のアドレス、特に制限
はされないものの、Ｈ’ＦＦＦ０（Ｈ’は１６進数を示
す）の、それぞれビット７〜４、３〜０に配置される。
また、前記選択ビットＯＥＡ，ＯＥＢを相異なる値に指
定する（ＯＥＡ≠ＯＥＢ）と、ネクストデータレジスタ
Ａ１１１とネクストデータレジスタスタＢ１１２は、互
いに異なるアドレス、特に制限はされないものの、それ
ぞれＨ’ＦＦＦ０のビット７〜４，Ｈ’ＦＦＦ２のビッ
ト３〜０に配置される。すなわち、前記選択ビットＯＥ
Ａ，ＯＥＢを同一の内容に指定した（ＯＥＡ＝ＯＥＢ）
状態で、アドレスＨ’ＦＦＦ０に対してＣＰＵ２または
ＤＴＣ３がリードまたはライト動作を行なった時にの
み、アドレスデコード信号１７１及びアドレスデコード
信号１７２がいずれも選択レベルとしての”１”レベル
とされる。一方、前記選択ビットＯＥＡ，ＯＥＢを相異
なる値に指定した（ＯＥＡ≠ＯＥＢ）状態では、アドレ
スＨ’ＦＦＦ０に対してリードまたはライト動作を行な
った時にだけアドレスデコード信号１７１が”１”レベ
ルとされ、アドレスデコード信号１７２はアドレスＨ’
ＦＦＦ２に対してリードまたはライト動作を行なった時
にだけ”１”レベルにされる。

【００２０】このように、アドレスデコーダ１７から出
力されるアドレスデコード信号１７１，１７２とアドレ
スとの対応は、デコード論理は選択ビットＯＥＡ，ＯＥ
Ｂの相互一致と不一致状態によって切替えられ、ＯＥＡ
＝ＯＥＢ状態ではネクストデータレジスタ１１１及び１
１２は共に所定の同一アドレスに配置されることにな
り、ネクストデータレジスタ１１から出力データレジス
タ１２への転送は、コンペアマッチ信号６０Ａ，７０Ｂ
の何れか一方が有効とされる。ＯＥＡ≠ＯＥＢ状態では
ネクストデータレジスタ１１１と１１２は相互に異なる
所定のアドレスに配置されることになり、ネクストデー
タレジスタ１１から出力データレジスタ１２への転送に
は、コンペアマッチ信号６０Ａ，７０Ｂの双方が有効と
される。

【００２１】図２には前記パルス出力制御装置１の動作
タイミングが示される。図２では前記選択ビットＯＥＡ
＝１，ＯＥＢ＝０とされ、これによってネクストデータ
レジスタＡ１１１，ネクストデータレジスタＢ１１２か
ら出力データレジスタ１２へデータ転送するための転送
信号１０１，１０２を、それぞれ、タイマＡ６とタイマ
Ｂ７のコンペアマッチ信号６０Ａ，７０Ｂを利用して形
成している。特に制限はされないものの、ＤＴＣ３は、
タイマＡ６のコンペアマッチ信号６０ＡとタイマＢ７の
コンペアマッチ信号７０Ｂによって起動され、それぞれ
ＲＡＭ４からネクストデータレジスタＡ１１１、ネクス
トデータレジスタＢ１１２へのデータ転送を行なうよう
に設定されているものとする。そして、タイマＡ６とタ
イマＢ７のコンペアマッチ信号６０Ａ，７０Ｂによって
出力すべきデータはＲＡＭ４上に予め書き込まれている
ものとする。

【００２２】タイマＡ６のコンペアマッチ信号６０Ａが
発生すると、ネクストデータレジスタＡ１１１から出力
データレジスタ１２へのデータ転送が行なわれ、パルス
出力端子１９の第７〜４端子にパルス出力７〜パルス出
力４が得られる。同時にＤＴＣ３が起動され、ＲＡＭ４
から次のデータがネクストデータレジスタＡ１１１に転
送される。特に制限はされないものの、ＤＴＣ３は一回
の転送を行なうとＲＡＭ４の指定アドレスをインクリメ
ント（＋１）するものとする。これによって、ＲＡＭ４
上に書き込まれた内容がタイマＡ６のコンペアマッチ信
号６０Ａの発生毎に順次パルス出力される。

【００２３】同様に、タイマＢ７のコンペアマッチ信号
７０Ｂが発生すると、ネクストデータレジスタＢ１１２
から出力データレジスタ１２へのデータ転送が行なわ
れ、パルス出力端子の第３〜０端子にパルス出力３〜パ
ルス出力０が得られる。同時にＤＴＣ３が起動され、Ｒ
ＡＭ４から次のデータがネクストデータレジスタＢ１１
２に転送される。前記同様にＲＡＭ４上に書き込まれた
内容がタイマＢ７のコンペアマッチ信号７０Ｂの出力毎
に順次パルス出力される。

【００２４】このように、ネクストデータレジスタ１１
を２分割して利用するとき、ネクストデータレジスタＡ
１１１とネクストデータレジスタＢ１１２を相互に異な
るアドレスに配置することがでできるので、分割利用さ
れるネクストデータレジスタ１１内のデータが不所望に
破壊される事態を防止できる。仮にネクストデータレジ
スタ１１をネクストデータレジスタＡ１１１とネクスト
データレジスタスタＢ１１２とに分割利用するとき、双
方のレジスタが同一のアドレスであるとするなら、タイ
マＡ６とタイマＢ７のコンペアマッチ信号６０Ａ，７０
Ｂは独立に発生するために、タイマＢ７のコンペアマッ
チ信号７０Ｂが発生して、ネクストデータレジスタＢ１
１２にデータを書き込むとき、それ以前にネクストデー
タレジスタＡ１１１に書き込まれているものの未だコン
ペアマッチ信号６０Ａが発生されずにそのネクストデー
タレジスタＡ１１１に残っているデータがあるなら、そ
のデータを破壊してしまう。

【００２５】更に、選択ビットＯＥＡ，ＯＥＢの指定の
し方によっては、コンペアマッチ信号６０Ａを転送信号
１０２に対応させ、コンペアマッチ信号７０Ｂを転送信
号１０１に対応させて、ネクストデータレジスタ１１を
分割利用する形態にも対応できる。その上、ネクストデ
ータレジスタ１１を分割しない利用形態にも対応でき
る。特にこの利用形態においても何れか一方のコンペア
マッチ信号の選択が可能である。なお、このように前記
選択ビットによってネクストデータレジスタＡ１１１、
ネクストデータレジスタＢ１１２から出力データレジス
タ１２へのデータ転送信号を、同一のコンペアマッチ信
号とした場合の機能は、等価的に図１０と同一とされ
る。

【００２６】図３には本発明にかかるパルス出力制御装
置１の第２の実施例が示される。同図に示されるパルス
出力制御装置１は、特に制限はされないもののそれぞれ
１６ビットのネクストデータレジスタ１１及び出力デー
タレジスタ１２と、ディレクションレジスタ１３、許可
レジスタ１４、制御レジスタ１５、制御ブロック１６、
アドレスデコーダ１７、出力バッファ１８、並びにパル
ス出力端子１９から構成されている。前記ネクストデー
タレジスタ１１はそれぞれ４ビットのネクストデータレ
ジスタＡ（ＮＤＲＡ）１１１、ネクストデータレジスタ
Ｂ（ＮＤＲＢ）１１２、ネクストデータレジスタＣ（Ｎ
ＤＲＣ）１１３、ネクストデータレジスタＤ（ＮＤＲ
Ｄ）１１４に４分割されている。同様に出力データレジ
スタ１２も出力データレジスタＡ（ＯＤＲＡ）１２１、
出力データレジスタＢ（ＯＤＲＢ）１２２、出力データ
レジスタＣ（ＯＤＲＣ）１２３、出力データレジスタＤ
（ＯＤＲＤ）１２４に分けられる。ネクストデータレジ
スタ１１１〜１１４から出力データレジスタ１２へのデ
ータ転送は前記論理ブロック１６に含まれるクロックド
インバータのような転送ゲート１６１〜１６４を介して
行われる。この転送ゲート１６１〜１６４の制御信号
は、アンドゲートのような論理ゲート１６５〜１６８で
別々に生成される。アンドゲート１６５〜１６８には、
許可レジスタ１４から出力される許可信号１４１〜１４
４と選択回路１０から出力される転送信号１０１〜１０
４が入力される。夫々の許可信号１４１〜１４４は許可
レジスタ１４の設定値に応じてその信号値が決定され
る。

【００２７】特に制限されないが、選択回路１０は、転
送信号１０１〜１０４とコンペアマッチ信号６０Ａ，７
０Ｂとの対応関係を選択する。その選択は、前記制御レ
ジスタ１５によって指定される。前記制御レジスタ１５
はそのための選択ビットとしてＯＥＡ、ＯＥＢ、ＯＥ
Ｃ、ＯＥＤ有を有している。例えば、選択ビットＯＥ
Ａ、ＯＥＢ、ＯＥＣ、ＯＥＤの夫々において１は、対応
する転送信号１０１，１０２，１０３，１０４をコンペ
アマッチ信号６０Ａに対応させることを指示する。選択
ビットＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤの夫々において
０は、対応する転送信号１０１，１０２，１０３，１０
４をコンペアマッチ信号７０Ｂに対応させることを指示
する。

【００２８】更に前記選択ビットＯＥＡ、ＯＥＢ、ＯＥ
Ｃ、ＯＥＤは、アドレスデコーダ１７にも与えられる。
前記選択ビットＯＥＡ、ＯＥＢを同一の内容に指定する
（ＯＥＡ＝ＯＥＢ）と、ネクストデータレジスタＡ１１
１とネクストデータレジスタスタＢ１１２は同一のアド
レス、特に制限はされないものの、Ｈ’ＦＦＦ０（Ｈ’
は１６進数を示す）の、それぞれビット７〜４とビット
３〜０に配置される。また、前記選択ビットＯＥＡ、Ｏ
ＥＢを相異なる内容に指定する（ＯＥＡ≠ＯＥＢ）と、
ネクストデータレジスタＡ１１１とネクストデータレジ
スタスタＢ１１２は互いに異なるアドレス、特に制限は
されないものの、それぞれＨ’ＦＦＦ０のビット７〜４
と、Ｈ’ＦＦＦ２のビット３〜０に配置される。同様に
前記選択ビットＯＥＣ、ＯＥＤを同一の内容に指定する
（ＯＥＣ＝ＯＥＤ）と、ネクストデータレジスタＣ１１
３とネクストデータレジスタスタＤ１１４は同一のアド
レス、特に制限はされないものの、Ｈ’ＦＦＦ１（Ｈ’
は１６進数を示す）の、それぞれビット７〜４と３〜０
に配置される。また、前記選択ビットＯＥＣ、ＯＥＤを
相異なる内容に指定する（ＯＥＣ≠ＯＥＤ）と、ネクス
トデータレジスタＣ１１３とネクストデータレジスタス
タＤ１１４は互いに異なるアドレス、特に制限はされな
いものの、それぞれＨ’ＦＦＦ１のビット７〜４と、
Ｈ’ＦＦＦ３のビット３〜０に配置される。

【００２９】このように、アドレスデコーダ１７のデコ
ード論理は、選択ビットＯＥＡ，ＯＥＢの相互一致と不
一致状態、並びに選択ビットＯＥＣ，ＯＥＤの相互一致
と不一致状態によって切替えられる。ＯＥＡ＝ＯＥＢ状
態ではネクストデータレジスタ１１１及び１１２は共に
所定の同一アドレスに配置されることになり、ネクスト
データレジスタ１１１，１１２から出力データレジスタ
１２への転送は、コンペアマッチ信号６０Ａ，７０Ｂの
何れか一方が有効とされる。ＯＥＣ＝ＯＥＤ状態ではネ
クストデータレジスタ１１３及び１１４は共に所定の同
一アドレスに配置されることになり、ネクストデータレ
ジスタ１１３，１１４から出力データレジスタ１２への
転送は、コンペアマッチ信号６０Ａ，７０Ｂの何れか一
方が有効とされる。ＯＥＡ≠ＯＥＢ状態ではネクストデ
ータレジスタ１１１と１１２は相互に異なる所定のアド
レスに配置されることになり、ネクストデータレジスタ
１１１，１１２から出力データレジスタ１２への転送に
は、コンペアマッチ信号６０Ａ，７０Ｂの双方が有効と
される。ＯＥＣ≠ＯＥＤ状態ではネクストデータレジス
タ１１３と１１４は相互に異なる所定のアドレスに配置
されることになり、ネクストデータレジスタ１１３，１
１４から出力データレジスタ１２への転送には、コンペ
アマッチ信号６０Ａ，７０Ｂの双方が有効とされる。

【００３０】図４には図３に示されるパルス出力制御装
置１の動作タイミングが示される。図４では前記選択ビ
ットはＯＥＡ＝ＯＥＢ＝ＯＥＣ＝０に設定され、これに
よってネクストデータレジスタＡ１１１、ネクストデー
タレジスタＢ１１２、ネクストデータレジスタＣ１１３
から出力データレジスタ１２へのデータ転送信号を、タ
イマＡ６のコンペアマッチ信号６０Ａとしている。ま
た、残りの選択ビットはＯＥＤ＝１に設定され、これに
よってネクストデータレジスタＤ１１４から出力データ
レジスタ１２へのデータ転送信号を、タイマＢ７のコン
ペアマッチ信号７０Ｂとしている。特に制限はされない
ものの、ＤＴＣ３は、タイマＡ６とタイマＢ７のコンペ
アマッチ信号６０Ａ，７０Ｂによって起動され、それぞ
れ、ＲＡＭ４からネクストデータレジスタＡ１１１、ネ
クストデータレジスタＢ１１２、ネクストデータレジス
タＣ１１３へのデータ転送を２バイト（ワード）単位
で、またＲＡＭ４からネクストデータレジスタＤ１１４
へのデータ転送を１バイト単位行なうように設定され、
タイマＡ６のコンペアマッチ信号６０ＡとタイマＢ７の
コンペアマッチ信号７０Ｂによって夫々出力すべきデー
タはＲＡＭ４上に予め用意されているものとする。ネク
ストデータレジスタＡ１１１、ネクストデータレジスタ
Ｂ１１２、ネクストデータレジスタＣ１１３は連続した
アドレスＨ’ＦＦＦ０、Ｈ’ＦＦＦ１に配置されている
ためワード単位の転送が可能になっている。連続したア
ドレスに対するワード単位アクセスについては、バイト
単位アクセスを自動的に２回行うようにしてもよい。

【００３１】タイマＡ６のコンペアマッチ信号６０Ａが
発生すると、ネクストデータレジスタＡ１１１、ネクス
トデータレジスタＢ１１２、ネクストデータレジスタＣ
１１３から出力データレジスタ１２へのデータ転送が行
なわれて、パルス出力が行なわれる。同時にＤＴＣ３が
起動され、ＲＡＭ４から次のデータがネクストデータレ
ジスタＡ１１１、ネクストデータレジスタＢ１１２、ネ
クストデータレジスタＣ１１３に転送される。特に制限
はされないものの、ＤＴＣ３は一回の転送を行なうとＲ
ＡＭ４の指定アドレスをインクリメント（＋２）するも
のとする。これによって、ＲＡＭ４上に書き込まれた内
容がタイマＡ６のコンペアマッチ信号６０Ａが発生する
毎に順次パルス出力される。

【００３２】同様に、タイマＢ７のコンペアマッチ信号
７０Ｂが発生すると、ネクストデータレジスタＤ１１４
から出力データレジスタ１２へのデータ転送が行なわれ
て、パルス出力が行なわれる。同時にＤＴＣ３が起動さ
れ、ＲＡＭ４から次のデータがネクストデータレジスタ
Ｄ１１４に転送される。前記同様にＲＡＭ４上に書き込
まれた内容がタイマＢ７のコンペアマッチ信号７０の発
生毎に順次パルス出力される。

【００３３】図３に示されるパルス出力制御装置１で
は、ネクストデータレジスタＡ１１１、ネクストデータ
レジスタＢ１１２、ネクストデータレジスタＣ１１３、
ネクストデータレジスタＤ１１４から出力データレジス
タ１２へのデータ転送信号を、同一のコンペアマッチ信
号に基づいて発生させる（ＯＥＡ＝ＯＥＢ＝ＯＥＣ＝Ｏ
ＥＤ）ことにより、最大１６ビットのパルス出力を行な
うことができる。さらに、ＤＴＣ３を用いいることによ
り、ＣＰＵ１の介在なく、ＲＡＭ４上に書き込んである
データを順次パルス出力することができる。これによっ
てＣＰＵ２はパルス出力以外の処理を行なうことがで
き、シングルチップマイクロコンピュータの全体的な処
理効率を向上できる。

【００３４】なお、図３の構成において、ネクストデー
タレジスタから出力データレジスタ１２へのデータ転送
信号の選択ビットを、それぞれ２ビット（ＯＥＡ０、Ｏ
ＥＡ１、ＯＥＢ０、ＯＥＢ１、ＯＥＣ０、ＯＥＣ１、Ｏ
ＥＤ０、ＯＥＤ１）として、タイマビットＡ６，タイマ
Ｂ７，タイマＣ８，タイマＤ９のコンペアマッチ信号か
ら選択可能とすれば、４ビットずつ独立した４系統のパ
ルス出力を行なうことができるようになる。

【００３５】図５には本発明に係るパルス出力制御装置
１の第３の実施例が示される。本実施例のパルス出力制
御装置１は、第１の実施例同様に、それぞれ８ビットの
ネクストデータレジスタ１１及び出力データレジスタ１
２と、ディレクションレジスタ１３、許可レジスタ１
４、制御レジスタ１５と、制御ブロック１６、アドレス
デコーダ１７、出力バッファ１８、並びにパルス出力端
子１９から構成されている。ネクストデータレジスタ１
１はそれぞれ４ビットのネクストデータレジスタＡ１１
１、ネクストデータレジスタＢ１１２に分割されてい
る。ネクストデータレジスタＡ１１１、ネクストデータ
レジスタＢ１１２から出力データレジスタ１２へのデー
タ転送のための転送信号１０１〜１０４は夫々独立とさ
れている。ネクストデータレジスタ１１１，１１２から
出力データレジスタ１２へのデータ転送は前記論理ブロ
ック１６に含まれるアンドゲートのような転送ゲート１
６１′〜１６４′を介して行われる。この転送ゲート１
６１′〜１６４′の制御信号は、アンドゲートのような
論理ゲート１６５〜１６８で別々に生成される。アンド
ゲート１６５〜１６８には、許可レジスタ１４から出力
される許可信号１４１，１４２と選択回路１０から出力
される転送信号１０１〜１０４が入力される。夫々の許
可信号１４１，１４２は許可レジスタ１４の設定値に応
じて信号値が決定される。

【００３６】この本実施例においてはタイマＡ６とタイ
マＢ７の少なくとも何れか一方は、タイマカウンタ１本
に対し、比較レジスタを２本有しており、かかる比較レ
ジスタに対応してコンペアマッチ信号２本を発生するも
のとされ、第１の比較レジスタによる第１のコンペアマ
ッチ信号によってタイマカウンタを０にクリアすること
が可能とされる。かかるタイマについては公知であり、
例えば従来技術で挙げた文献を参照されたい。図５にお
いては、タイマ６Ａのコンペアマッチ信号として第１の
比較レジスタに対応するコンペアマッチ信号６０１Ａと
第２の比較レジスタに対応するコンペアマッチ信号６０
２Ａとが示され、タイマ７ＢＡのコンペアマッチ信号と
して第１の比較レジスタに対応するコンペアマッチ信号
７０１Ｂと第２の比較レジスタに対応するコンペアマッ
チ信号７０２Ｂとが示されている。

【００３７】制御レジスタ１５はネクストデータレジス
タＡ１１１、ネクストデータレジスタＢ１１２から出力
データレジスタ１２へのデータ転送のための転送信号の
選択ビットとしてＯＥＡ、ＯＥＢ有し、さらに、転送信
号の１レベル出力タイミング及び０レベル出力タイミン
グに時間差を設けるか設けないかを選択するための選択
ビットＤＥＡ、ＤＥＢ有している。選択ビットＤＡＥ、
ＤＢＥを１にセットすると、ビットＯＥＡ，ＯＥＢで指
定したタイマ（６Ａ，７Ｂ）の第１コンペアマッチ信号
（６０１Ａ，７０１Ｂ）でネクストデータレジスタＡ１
１１，ネクストデータレジスタＢ１１２から出力データ
レジスタ１２への０データの転送（転送信号１０１，１
０３を１レベル、転送信号１０２，１０４を０レベルに
して、出力データレジスタ１２のクリア若しくはリセッ
トを行う）が行なわれ、第２の比較レジスタによる第２
のコンペアマッチ信号（６０２Ａ，７０２Ｂ）で１デー
タのデータ転送（転送信号１０１，１０３を０レベル、
転送信号１０２，１０４を１レベルにして、出力データ
レジスタ１２のセットを行う）が行なわれるものであ
る。

【００３８】図６には図５に示されるパルス出力制御装
置１の動作タイミングが示される。図６では前記選択ビ
ットＯＥＡ＝１，ＯＥＢ＝０によって、ネクストデータ
レジスタＡ１１１、ネクストデータレジスタＢ１１２か
ら出力データレジスタ１２へのデータ転送信号を、それ
ぞれ、タイマＡ６のコンペアマッチ信号６０１Ａ，６０
２Ａに対応されるものとし、且つ、ＤＡＥ＝１により、
１レベル出力タイミングと０レベル出力タイミングに時
間差を設ける指定を行っている。タイマＡ６は、第１の
比較レジスタにパルス出力間隔を設定し、第２の比較レ
ジスタ１レベルと０レベル出力タイミング時間差を設定
する。また、第１のコンペアマッチ信号６０１Ａでタイ
マカウンタを０にクリアする設定を行なう。

【００３９】タイマＡ６のタイマカウンタがインクリメ
ントされ、第１の比較レジスタに設定した値に一致する
と第１のコンペアマッチ信号６０１Ａが発生し、０レベ
ル出力が行なわれる。同時にタイマカウンタは０に一旦
クリアされた後、インクリメントされ、第２の比較レジ
スタに設定した値に一致すると第２のコンペアマッチ信
号６０２Ａが発生し、１レベル出力が行なわれる。この
第２のコンペアマッチ信号６０２ＡによってＤＴＣ３が
起動され、ＲＡＭ４からネクストデータレジスタＡ１１
１、ネクストデータレジスタＢ１１２へのデータ転送を
行なう。これによって、ＲＡＭ４上に書き込まれた内容
がタイマＡ６の第１コンペアマッチ信号６０１Ａの発生
毎に順次パルス出力され、かつ、０レベルから１レベル
への変化タイミングを遅延させることができる。

【００４０】これにより、例えば、図６において、ビッ
ト０とビット４の１レベル出力の間に、第２の比較レジ
スタで設定した、論理的な時間間隔を設けることがで
き、外部回路の状態等によらず、これらの１レベル出力
のオーバラップを防止することができる。

【００４１】図７には、公知とされたものではないが、
前記ＤＴＣ３の概略ブロック図が示される。特に制限さ
れないが、ＤＴＣ３は独立した４チャネルの回路部分３
１０、３２０、３３０、３４０を有し、これらはアドレ
スレジスタ２本、転送カウンタ、制御レジスタなどを含
む。かかる制御レジスタは転送データ長（特に制限はさ
れないもののバイトまたはワード）、起動要因（コンペ
アマッチＡ〜Ｄ）を選択する。また、これらに対応した
転送要求回路３１１、３２１、３３１、３４１を有して
いる。転送要求回路は、前記制御レジスタで指定した起
動要因が発生すると、ＤＴＣチャネルに１レベルの起動
信号を与える。起動信号が与えられたＤＴＣチャネル
は、他のＤＴＣチャネルやＣＰＵ２と内部バスの使用権
を調整し、動作可能になると、所定のデータ転送を行な
う。データ転送が１回行なわれると起動信号は０レベル
にされる。さらに、起動要因発生元（タイマＡ６〜Ｄ
９）に起動要因のクリア信号を与える。起動信号に対応
される要求信号は選択回路３０から出力され、また、チ
ャネルから発生される起動要因クリア信号は選択回路を
介してタイマに与えられる。

【００４２】ＤＴＣの各チャネル３１０，３２０，３３
０，３４０は、起動信号を、それぞれ独立にタイマＡ
６，タイマＢ７，タイマＣ８，タイマＤ９のコンペアマ
ッチ信号６０Ａ，７０Ｂ，８０Ｃ，９０Ｄから選択する
ことができる。従って、例えば、タイマＡ６のコンペア
マッチ信号６０Ａによって２個のチャネルを起動するこ
とができる。起動要因が一旦発生すると、それはチャネ
ル毎に転送要求回路に保持され、前記の通り、チャネル
の一回の転送によって保持が解除されるように構成され
る。特に制限はされないものの、比較レジスタを２本有
するものでは、第２のコンペアマッチ信号を使用する。

【００４３】このようなＤＴＣ３を用いれば、図５で説
明した第３の実施例において、このうちの１チャネルで
前記出力データの転送を行ない、他の１チャネルで第１
の比較レジスタの書換えを行なうことができる。

【００４４】図８には図５のパルス出力制御装置１にお
ける別の動作タイミング図が示される。本動作タイミン
グでは、図６同様にパルス出力を行うことに加えて、さ
らに第２のコンペアマッチ信号によって、第１の比較レ
ジスタを書替え、パルス出力の間隔を変化させている。
例えば、パルス出力によってモータを駆動する場合に
は、パルス出力間隔を変化させることによって、モータ
の加速または減速を行なうことができる。モータの加速
時には第１の比較レジスタの内容を次第に小さくして、
パルス出力間隔を短くすれば良い。逆にモータの減速時
には第１の比較レジスタの内容を次第に大きくして、パ
ルス出力間隔を短くすれば良い。

【００４５】図１１には図１のパルス出力制御装置１の
１ビット分の具体的な回路図が示される。ネクストデー
タレジスタ１１１または１１２、出力データレジスタ１
２１または１２２、ディレクションレジスタ１３、許可
レジスタ１４のおのおの１ビットは、それぞれフリップ
フロップＦ１、Ｆ２、Ｆ３、Ｆ４で構成されている。パ
ルス出力端子１９は、Ｐチャネル型ＭＯＳＦＥＴＱ１と
Ｎチャネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバ
ータ回路の出力に接続されている。Ｑ１、Ｑ２のゲート
入力は、それぞれ、インバータＩ１、Ｉ２を介して、ノ
アゲートＧ１、ナンドゲートＧ２に接続されている。こ
れらＧ１、Ｇ２の一方の入力は出力データレジスタＦ２
の出力とされて、Ｇ１の他方の入力はディレクションレ
ジスタＦ３の出力、Ｇ２の他方の入力はインバータＩ３
を介してディレクションレジスタＦ３の出力とされてい
る。出力データレジスタＦ２の入力クロックは許可レジ
スタＦ３の出力と転送信号の論理積信号とされ、入力デ
ータはネクストデータレジスタＦ１の出力とされてい
る。ネクストデータレジスタＦ１、ディレクションレジ
スタＦ３、許可レジスタＦ４の入力クロックは、それぞ
れのアドレスに対応したアドレスデコード信号とライト
信号の論理積信号とされ、入力データはデータバスとさ
れている。

【００４６】図１２には図１のパルス出力制御装置１の
アドレスデコーダ１７の一部分の具体的な回路図が示さ
れる。アドレスデコード信号１、２はそれぞれ、ネクス
トデータレジスタ１１１、１１２に与えられる。アドレ
スデコード論理１７１は、特に制限はされないものの、
アドレスバスからアドレス信号Ａ０〜１５を入力し、ア
ドレスバスの内容がＨ’ＦＦＦ０であれば、Ｈ’ＦＦＦ
０検出信号を”１”とし、アドレスバスの内容がＨ’Ｆ
ＦＦ２であれば、Ｈ’ＦＦＦ２検出信号を”１”とす
る。Ｈ’ＦＦＦ０検出信号はバッファＢ１を介して、ア
ドレスデコード信号１とされる。また、Ｈ’ＦＦＦ０検
出信号、Ｈ’ＦＦＦ２検出信号はセレクタＳ１を介して
アドレスデコード信号２とされる。斯るセレクタＳ１の
選択信号は制御レジスタ１５のＯＥＡ、ＯＥＢビットの
出力の排他的論理和信号とされる。すなわち、ＯＥＡ、
ＯＥＢビットの内容が一致していれば、前記排他的論理
和は”０”となり、Ｈ’ＦＦＦ０検出信号がアドレスデ
コード信号２とされ、ＯＥＡ、ＯＥＢビットの内容が相
異なっていれば、前記排他的論理和は”１”となり、
Ｈ’ＦＦＦ２検出信号がアドレスデコード信号２とされ
る。

【００４７】図１３には図１のパルス出力制御装置１の
選択回路１０の具体的な回路図が示される。タイマＡ
６、Ｂ６のコンペアマッチ信号６０Ａ，７０Ｂが、セレ
クタＳ２、Ｓ３を介して、転送信号１（１０１）、転送
信号２（１０２）とされている。セレクタＳ２、Ｓ３の
選択信号はそれぞれ、制御レジスタ１５のＯＥＡ、ＯＥ
Ｂビットの出力とされる。

【００４８】図１４には図１１のパルス出力制御装置１
のネクストデータレジスタＦ１、出力データレジスタＦ
２の変形例を示す。本例においてはネクストデータレジ
スタＦ１、出力データレジスタＦ２のいずれもデータの
リードライトが可能とされ、リセット時に”０”にクリ
アされるように構成されている。すなわちＦ１、Ｆ２
は、その出力がクロックトインバータＣ３、Ｃ４を介し
てデータバスに接続とされ、リセット信号が入力されて
いる。斯るクロックトインバータＣ３，Ｃ４のクロック
はアドレスデコード信号とリード信号の論理積信号であ
る。また、さらにＦ２はＦ１からの転送のほかに、許可
レジスタ１４からの許可信号が０レベルのときデータバ
スからライト可能とされている。これによってパルス出
力端子として使用しない端子は許可レジスタ１４を”
０”とすることにより、データバスからライトしたデー
タを出力することができる。ディレクションレジスタ１
３、許可レジスタ１４、制御レジスタ１５も同様に構成
することができる。

【００４９】図１５には図５のパルス出力制御装置１の
１ビット分の具体的な回路図が示される。図１５におい
て、Ｆ１はネクストデータレジスタ１１、Ｆ２は出力デ
ータレジスタ１２、Ｆ３はディレクションレジスタ１
３、Ｆ４は許可レジスタ１４に対応される。図１１の構
成に対して、出力データレジスタＦ２の入力がセット側
及びリセット側独立とされている。そのセット側のクロ
ックは第２のコンペアマッチ信号によって形成される転
送信号ｎ１とＦ４の出力の論理積とされ、入力データは
Ｆ１の正論理出力データとされている。出力データレジ
スタＦ２のリセット側のクロックはセレクタＳ４の出力
とＦ４の出力の論理積とされ、入力データはＦ１の負論
理出力データとされている。特に制限されないが、図１
５の構成においてセレクタＳ４は選択回路１０に含ま
れ、図１３の選択回路１０の構成において入力を第１、
第２のコンペアマッチ信号とするときの出力である転送
信号１、２を入力とし、制御レジスタのＤＡＥ（または
ＤＢＥ）ビットの出力を選択信号としている。すなわ
ち、ＤＡＥ（またはＤＢＥ）ビットの該当ビットが”
１”であれば、転送信号２（第２のコンペアマッチ信
号）が、前記該当ビットが”０”であれば、転送信号１
（第１のコンペアマッチ信号）が選択されるものであ
る。

【００５０】図１６には図１５に示されるようなパルス
出力制御装置１を内蔵するマイクロコンピュータＭＣＵ
をステッピングモータの駆動制御に適用した場合のブロ
ック図が示される。特に制限はされないものの、８極４
相ステッピングモータに対して、パルス出力制御装置１
のパルス出力信号０〜７をパワードライブ素子に与えて
いる。例えば、パルス出力０、４にそれぞれ１、０レベ
ルを出力することによって、パワードライブ素子を介し
て、ステッピングモータの極間に電流を流し、モータを
駆動するものである。例えば、励磁データはＨ’１Ｅ、
Ｈ’２Ｄ、Ｈ’４Ｂ、Ｈ’８７を出力することによっ
て、ステッピングモータは左方向に回転する。あるいは
図６，図７の出力を行えば、ステッピングモータは右方
向に回転する。パワードライブ素子は例えば、（Ｂ）に
示されるようにコンプリメンタリパワーＭＯＳＦＥＴを
用いることができる。これによれば、図５及び図６で説
明したように、所定のパルス出力間において１レベル出
力のオーバラップを防止できるから、ステッピングモー
タの各極における貫通電流の発生をを防止できる。

【００５１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５２】例えば、１レベル出力タイミングと０レベ
ル出力タイミングに時間差を設けるための手法として
は、タイマの２本の比較レジスタを用いる他、内部クロ
ックによるシフトレジスタで実現してもよい。すなわち
コンペアマッチ信号で０レベル出力を行なった後、シフ
トレジスタの段数分の遅延時間後に、１レベル出力を行
なってもよい。パルス出力制御装置１などの具体的な構
成は上記実施例に限定されず、その他種々変更可能であ
る。たとえば、出力ビット数あるいは１レベルと０レベ
ルの設定などは任意の設定が可能である。また、パルス
出力制御装置の具体的な回路構成についても種々変更可
能である。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
半導体集積回路装置にも適用可能であり、本発明は少な
くともパルス出力を行なう機能を有する条件の半導体集
積回路装置に広く適用することができる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５５】すなわち、第２のデータ保持手段の記憶領
域を分割利用するときは夫々を別アドレス、分割しない
場合は同一アドレスとして、その記憶領域を選択可能に
することにより、第２のデータ保持手段を一括利用して
パルス出力を制御することも分割利用してパルス出力を
制御することも可能になる。これにより、パルス出力制
御のための資源の利用効率を向上させ、パルス出力制御
の実行効率を向上させることができるという効果があ
る。更に、パルス出力の０から１、１から０に変化する
タイミングの一方をパルス出力間隔よりも短い時間で遅
延させるようにすることにより、パルス出力の０から
１、１から０に変化するタイミングの調整が可能にな
り、これにより、所定のパルス出力相互間での１レベル
又は０レベル出力のオーバラップを防止できるようにな
る。さらにこれにより、パルス出力によって駆動される
回路における不所望な貫通電流の発生などを阻止できる
という効果を得る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るパルス出力制御装
置のブロック図である。

【図２】第１の実施例に係るパルス入出力制御装置の動
作タイミング図である。

【図３】本発明の第２の実施例に係るパルス出力制御装
置のブロック図である。

【図４】第２の実施例に係るパルス入出力制御装置の動
作タイミング図である。

【図５】本発明の第３の実施例であるパルス出力制御装
置のブロック図である。

【図６】第３の実施例に係るパルス出力制御装置の動作
タイミング図である。

【図７】データ転送制御装置の一例ブロック図である。

【図８】第３の実施例に係るパルス出力制御装置の別の
動作タイミング図である。

【図９】本発明に係るマイクロコンピュータの一実施例
ブロック図である。

【図１０】本発明に先立って検討されたパルス出力制御
装置の一例ブロック図である。

【図１１】パルス出力制御装置の具体的な回路図であ
る。

【図１２】アドレスデコード回路の具体的な回路図であ
る。

【図１３】選択回路の具体的な回路図である。

【図１４】パルス出力制御装置の別の例を示す具体的な
回路図である。

【図１５】パルス出力制御装置の更に別の例を示す具体
的な回路図である。

【図１６】パルス出力制御装置をステッピングモータの
駆動制御に適用した場合の一例ブロック図である。

【符号の説明】

ＭＣＵ シングルチップマイクロコンピュータ １ パルス入出力制御装置 ２ ＣＰＵ ６ タイマＡ ７ タイマＢ ８ タイマＣ ９ タイマＤ １０ 選択回路 １０１〜１０４ 転送信号 １１ ネクストデータレジスタ １１１ ネクストデータレジスタＡ １１２ ネクストデータレジスタＢ １１３ ネクストデータレジスタＣ １１４ ネクストデータレジスタＤ １２ 出力データレジスタ １２１ 出力データレジスタＡ １２２ 出力データレジスタＢ １２３ 出力データレジスタＣ １２４ 出力データレジスタＤ １４ 許可レジスタ １５ 制御レジスタ １６ 論理ブロック １７ アドレスデコーダ ６０Ａ，７０Ｂ コンペアマッチ信号

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 パルス出力端子と、パルス出力端子に出
   力が接続される第１のデータ保持手段と、前記第１のデ
   ータ保持手段の入力に出力が接続される第２のデータ保
   持手段とを備え、計時手段によって指定される時間に前
   記第２のデータ保持手段から第１のデータ保持手段へデ
   ータを転送可能なパルス出力制御装置であって、 前記第２のデータ保持手段はＣＰＵのアドレス空間に配
   置された複数個のデータ保持領域を有し、 前記複数個のデータ保持領域をＣＰＵのアドレス空間に
   おける異なる番地に配置する選択状態と、複数個のデー
   タ保持領域をＣＰＵのアドレス空間における同一の番地
   に配置する選択状態を切換え可能に、該複数個のデータ
   保持領域をデータ入力のために選択する選択信号の形成
   手段を設けて、 成るものであることを特徴とするパルス出力制御装置。
2. 【請求項２】 前記第２のデータ保持手段の複数個のデ
   ータ保持領域から第１のデータ保持手段へのデータ転送
   を、複数個の計時手段によって指定される複数の時間の
   何れで行なうかを選択する選択手段を設けて成るもので
   あることを特徴とする請求項１記載のパルス出力制御装
   置。
3. 【請求項３】 前記選択信号形成手段は、前記第２のデ
   ータ保持手段の複数個のデータ保持領域から第１のデー
   タ保持手段へのデータ転送を同一の前記時間で行なう状
   態に呼応して、前記複数個のデータ保持領域をＣＰＵの
   アドレス空間における同一の番地に配置し、前記第２の
   データ保持手段の複数個のデータ保持領域から第１のデ
   ータ保持手段へのデータ転送を相異する前記時間で行な
   う状態に呼応して、前記複数個のデータ保持領域をＣＰ
   Ｕのアドレス空間における異なる番地に配置するもので
   あることを特徴とする請求項２記載のパルス出力制御装
   置。
4. 【請求項４】 パルス出力端子と、パルス出力端子に出
   力が接続される第１のデータ保持手段と、第１のデータ
   保持手段の入力に出力が接続される第２のデータ保持手
   段とを備え、複数の時間を設定可能な計時手段によって
   指定される時間に前記第２のデータ保持手段から第１の
   データ保持手段へ１データ及び０データを転送可能なパ
   ルス出力制御装置であって、 前記第２のデータ保持手段から第１のデータ保持手段へ
   のデータ転送のうち、１データの転送を、前記計時手段
   によって指定される複数時間の内の一つの時間で行い、
   ０データの転送を、前記計時手段によって指定される複
   数時間の内の別の時間で行うための論理ブロックを有し
   て成るものであることを特徴とするパルス出力制御装
   置。
5. 【請求項５】 前記１データ及び０データの転送を同一
   の時間で行なうか、相異する時間で行なうかの指示にし
   たがって、前記計時手段によって指定される時間を選択
   する手段を設けて成るものであることを特徴とする請求
   項４記載のパルス出力制御装置。
6. 【請求項６】 請求項１乃至５の何れか１項記載のパル
   ス出力制御装置と、記憶手段と、計時手段と、前記計時
   手段に指定された時間になったことを該計時手段から伝
   達されることによって前記記憶手段から前記パルス出力
   制御装置の第２のデータ保持手段にデータ転送を行なう
   データ転送制御手段とを含んで１チップ化されて成るも
   のであることを特徴とするマイクロコンピュータ。