JP2714651B2 - カウンタ回路 - Google Patents
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- JP2714651B2 JP2714651B2 JP2174283A JP17428390A JP2714651B2 JP 2714651 B2 JP2714651 B2 JP 2714651B2 JP 2174283 A JP2174283 A JP 2174283A JP 17428390 A JP17428390 A JP 17428390A JP 2714651 B2 JP2714651 B2 JP 2714651B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
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- Control Of Electric Motors In General (AREA)
- Debugging And Monitoring (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第6,第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第５図） 発明の効果 〔概要〕 アップ・ダウン信号と基準クロック信号とを入力して
カウントデータを出力するアップ・ダウンカウンタに関
し、 該カウンタ回路のアップ方向又はダウン方向をハード
ウエア機能により検出して、中央演算処理装置（以下CP
Uという）の方向認識要求があった場合に、即座に対処
できるようにすること、及び、ソフトウエアの負担を軽
減することを目的とし、 その回路は、アップ・ダウン信号及び基準クロック信
号を入力してアップ・ダウン指示信号及びこれに同期し
た計数クロック信号を出力する信号検出手段と、前記ア
ップ・ダウン指示信号及び計数クロック信号に基づいて
ｎビットのアップ・ダウン計数データを出力するｎビッ
ト計数手段と、前記アップ・ダウン指示信号及び基準ク
ロック信号が入力され、該アップ・ダウン指示信号がア
ップ状態のとき、該基準クロック信号に応答してアップ
状態を示す計数方向信号を出力すると共にその出力状態
を保持し、該アップ・ダウン指示信号がダウン状態のと
き、該基準クロック信号に応答してダウン状態を示す計
数方向信号を出力すると共にその出力状態を保持する計
数方向検出手段とを備えていることを含み構成する。
カウントデータを出力するアップ・ダウンカウンタに関
し、 該カウンタ回路のアップ方向又はダウン方向をハード
ウエア機能により検出して、中央演算処理装置（以下CP
Uという）の方向認識要求があった場合に、即座に対処
できるようにすること、及び、ソフトウエアの負担を軽
減することを目的とし、 その回路は、アップ・ダウン信号及び基準クロック信
号を入力してアップ・ダウン指示信号及びこれに同期し
た計数クロック信号を出力する信号検出手段と、前記ア
ップ・ダウン指示信号及び計数クロック信号に基づいて
ｎビットのアップ・ダウン計数データを出力するｎビッ
ト計数手段と、前記アップ・ダウン指示信号及び基準ク
ロック信号が入力され、該アップ・ダウン指示信号がア
ップ状態のとき、該基準クロック信号に応答してアップ
状態を示す計数方向信号を出力すると共にその出力状態
を保持し、該アップ・ダウン指示信号がダウン状態のと
き、該基準クロック信号に応答してダウン状態を示す計
数方向信号を出力すると共にその出力状態を保持する計
数方向検出手段とを備えていることを含み構成する。
本発明は、カウンタ回路に関するものであり、更に詳
しく言えばアップ・ダウン信号と基準クロック信号とを
入力してカウントデータを出力するアップ・ダウンカウ
ンタに関するものである。
しく言えばアップ・ダウン信号と基準クロック信号とを
入力してカウントデータを出力するアップ・ダウンカウ
ンタに関するものである。
近年、マイクロコンピュータ等による制御技術の高速
化・高効率化の要求に伴い、ソフトウエアにより行って
いた諸機能のハードウエア機能化が図られている。
化・高効率化の要求に伴い、ソフトウエアにより行って
いた諸機能のハードウエア機能化が図られている。
ところで、マイクロコンピュータの周辺回路として、
例えば、モータの回転量や移動体の移動量に応じた現在
位置を検出する際にカウンタ回路が用いられている。
例えば、モータの回転量や移動体の移動量に応じた現在
位置を検出する際にカウンタ回路が用いられている。
これによれば、モータの回転方向や移動体の移動方向
を認識する場合、CPUは、カウンタ回路からの計数デー
タ（以下カウントデータという）に基づいてアップ方向
又はダウン方向の判断をしている。
を認識する場合、CPUは、カウンタ回路からの計数デー
タ（以下カウントデータという）に基づいてアップ方向
又はダウン方向の判断をしている。
しかし、CPUが、その都度、割り込み要求を発生し、
カウンタ回路からのカウントデータを演算処理，例え
ば、該データを２回サンプリングして、その差の計算処
理をし、カウンタのアップ方向又はダウン方向を検出し
ている。このため、CPUのソフトウエアに係る負担が増
大し、他のプログラムの処理実行に妨げとなるという問
題がある。
カウンタ回路からのカウントデータを演算処理，例え
ば、該データを２回サンプリングして、その差の計算処
理をし、カウンタのアップ方向又はダウン方向を検出し
ている。このため、CPUのソフトウエアに係る負担が増
大し、他のプログラムの処理実行に妨げとなるという問
題がある。
そこで、カウンタのアップ方向又はダウン方向をハー
ドウエア機能により検出して、CPUの方向判断要求があ
った場合に、即座に読み出せるようにすること、及び、
ソフトウエアの負担を軽減することができるカウンタ回
路が望まれている。
ドウエア機能により検出して、CPUの方向判断要求があ
った場合に、即座に読み出せるようにすること、及び、
ソフトウエアの負担を軽減することができるカウンタ回
路が望まれている。
第6,7図は従来例に係る説明図である。
第６図は、従来例に係るアップ・ダウンカウンタ回路
の構成図である。
の構成図である。
図において、例えば、モータの位置制御等をする際に
用いられるアップ・ダウンカウンタ回路は、エッジ検出
回路１及び４ビットカウンタ回路２から成る。
用いられるアップ・ダウンカウンタ回路は、エッジ検出
回路１及び４ビットカウンタ回路２から成る。
エッジ検出回路１は、ダウンエッジ検出回路1A,アッ
プエッジ検出回路1B,EXOR（排他論理和）回路N11及びAN
D論理回路A11から成り、４ビットカウンタ回路２は、不
図示のバス線に接続された４つのＴ型フリップ・フロッ
プ回路TF1〜TF4及びキャリービット検出素子となるイン
バータIN21〜IN23,AND論理回路A21〜A28,OR論理回路O21
〜O23から成る。
プエッジ検出回路1B,EXOR（排他論理和）回路N11及びAN
D論理回路A11から成り、４ビットカウンタ回路２は、不
図示のバス線に接続された４つのＴ型フリップ・フロッ
プ回路TF1〜TF4及びキャリービット検出素子となるイン
バータIN21〜IN23,AND論理回路A21〜A28,OR論理回路O21
〜O23から成る。
次に、アップ・ダウンカウンタ回路の動作を説明す
る。例えば、電動機軸に取付けられたエンコーダ等から
出力されるアップ／ダウン信号を入力して、その回転方
向や回転数を計数する場合、第７図の動作タイムチャー
トに示すようなアップ信号Ｕ及びダウン信号Ｄを当該回
路に入力する。すると、ダウンエッジ検出回路1Aはダウ
ン信号Ｄの立ち上がりを検出してダウン指示信号SDを４
ビットカウンタ回路２のAND論理回路A21、A24、A27に出
力する。また、アップエッジ検出回路1Bはアップ信号Ｕ
の立ち上がりを検出してアップ指示信号SUを４ビットカ
ウンタ回路２のAND論理回路A22、A25、A28に出力する。
る。例えば、電動機軸に取付けられたエンコーダ等から
出力されるアップ／ダウン信号を入力して、その回転方
向や回転数を計数する場合、第７図の動作タイムチャー
トに示すようなアップ信号Ｕ及びダウン信号Ｄを当該回
路に入力する。すると、ダウンエッジ検出回路1Aはダウ
ン信号Ｄの立ち上がりを検出してダウン指示信号SDを４
ビットカウンタ回路２のAND論理回路A21、A24、A27に出
力する。また、アップエッジ検出回路1Bはアップ信号Ｕ
の立ち上がりを検出してアップ指示信号SUを４ビットカ
ウンタ回路２のAND論理回路A22、A25、A28に出力する。
また、エッジ検出回路１では、EXOR論理回路N11とAND
論理回路A11が基準クロック信号CLKを取り込み、それを
カウントクロック信号CKとして４ビットカウンタ回路２
の４つのＴ型フリップ・フロップ回路TF1〜TF4にそれぞ
れ出力する。このフリップ・フロップ回路は、Ｔ端子入
力が１でCK端子が１のとき、Ｑ端子出力が反転する。そ
れ以外の状態においては、Ｑ端子出力は以前に保持した
値になる。従って、下位桁のフリップ・フロップ回路の
値をAND論理回路A21、A24、A27等のキャリービット検出
素子により検出し、そして、アップ・ダウン指示信号S
D、SUに基づいてＴ端子入力の値を決定すると、当該回
路は加算又は減算動作するようになる。
論理回路A11が基準クロック信号CLKを取り込み、それを
カウントクロック信号CKとして４ビットカウンタ回路２
の４つのＴ型フリップ・フロップ回路TF1〜TF4にそれぞ
れ出力する。このフリップ・フロップ回路は、Ｔ端子入
力が１でCK端子が１のとき、Ｑ端子出力が反転する。そ
れ以外の状態においては、Ｑ端子出力は以前に保持した
値になる。従って、下位桁のフリップ・フロップ回路の
値をAND論理回路A21、A24、A27等のキャリービット検出
素子により検出し、そして、アップ・ダウン指示信号S
D、SUに基づいてＴ端子入力の値を決定すると、当該回
路は加算又は減算動作するようになる。
第７図の動作タイムチャートでは、アップ信号Ｕ＝
「１」、ダウン信号Ｄ＝「０」のとき、カウントデータ
QC0＝０、QC1＝０、QC2＝０、QC3＝１、すなわち、デー
タ「1000」を示している。この状態からアップ信号Ｕが
「０」、ダウン信号Ｄが「１」になると、先のカウント
データから１を減算する動作となるので、QC0＝１、QC1
＝１、QC2＝１、QC3＝０、データは「0111」になる。こ
のように当該カウンタ回路は、アップ・ダウン指示信号
SD又はSUカウントクロック信号CKに基づいて４ビットの
カウントデータQC0〜QC3を出力するように動作する。
「１」、ダウン信号Ｄ＝「０」のとき、カウントデータ
QC0＝０、QC1＝０、QC2＝０、QC3＝１、すなわち、デー
タ「1000」を示している。この状態からアップ信号Ｕが
「０」、ダウン信号Ｄが「１」になると、先のカウント
データから１を減算する動作となるので、QC0＝１、QC1
＝１、QC2＝１、QC3＝０、データは「0111」になる。こ
のように当該カウンタ回路は、アップ・ダウン指示信号
SD又はSUカウントクロック信号CKに基づいて４ビットの
カウントデータQC0〜QC3を出力するように動作する。
これにより、該カウントデータQC0〜QC3に基づいてCP
U等がモータの位置制御等を実行することができる。
U等がモータの位置制御等を実行することができる。
ところで、従来例によればモータの回転方向や移動体
の移動方向を認識する場合に、CPUは、アップ・ダウン
カウンタ回路のアップ方向又はダウン方向を検出するこ
とにより、その判断をしている。
の移動方向を認識する場合に、CPUは、アップ・ダウン
カウンタ回路のアップ方向又はダウン方向を検出するこ
とにより、その判断をしている。
このため、CPUのソフトウエアに係る負担が増大し、
他のプログラムの処理実行に妨げとなることがある。
他のプログラムの処理実行に妨げとなることがある。
すなわち、モータ位置制御系において、モータの回転
方向を認識する要求があった場合に、CPUがその都度、
割り込み要求を発生し、アップ・ダウンカウンタ回路か
らのカウントデータQC0〜QC3を演算処理をしなければな
らない。例えば、任意の前後のカウントデータを２回サ
ンプリングして、その計数データの差の計算処理をす
る。この際に、計算結果ＸがＸ＜０の場合には、アップ
方向と判断，例えば、モータが正回転状態であると認識
される。また、計算結果ＸがＸ＞０の場合には、ダウン
方向と判断，例えば、モータが逆回転状態であると認識
される。
方向を認識する要求があった場合に、CPUがその都度、
割り込み要求を発生し、アップ・ダウンカウンタ回路か
らのカウントデータQC0〜QC3を演算処理をしなければな
らない。例えば、任意の前後のカウントデータを２回サ
ンプリングして、その計数データの差の計算処理をす
る。この際に、計算結果ＸがＸ＜０の場合には、アップ
方向と判断，例えば、モータが正回転状態であると認識
される。また、計算結果ＸがＸ＞０の場合には、ダウン
方向と判断，例えば、モータが逆回転状態であると認識
される。
これにより、認識判断に多くの時間を要することから
移動体の駆動制御等の高速化及び制御プログラムの縮小
化の大きな妨げとなるという問題がある。
移動体の駆動制御等の高速化及び制御プログラムの縮小
化の大きな妨げとなるという問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたも
のであり、カウンタ回路のアップ方向又はダウン方向を
ハードウエア機能により検出して、CPUの方向認識要求
があった場合に、即座に対処できるようにすること、及
び、ソフトウエアの負担を軽減することが可能となるア
ップ・ダウンカウンタ回路の提供を目的とする。
のであり、カウンタ回路のアップ方向又はダウン方向を
ハードウエア機能により検出して、CPUの方向認識要求
があった場合に、即座に対処できるようにすること、及
び、ソフトウエアの負担を軽減することが可能となるア
ップ・ダウンカウンタ回路の提供を目的とする。
第１図は、本発明に係るカウンタ回路の原理図を示し
てる。
てる。
その回路は、アップ・ダウン信号及び基準クロック信
号を入力してアップ・ダウン指示信号及びそれに同期し
た計数クロック信号を出力する信号検出手段と、前記ア
ップ・ダウン指示信号及び計数クロック信号に基づいて
ｎビットのアップ・ダウン計数データを出力するｎビッ
ト計数手段と、前記アップ・ダウン指示信号及び基準ク
ロック信号が入力され、該アップ・ダウン指示信号がア
ップ状態のとき、該基準クロック信号に応答してアップ
状態を示す計数方向信号を出力すると共にその出力状態
を保持し、該アップ・ダウン指示信号がダウン状態のと
き、該基準クロック信号に応答してダウン状態を示す計
数方向信号を出力すると共にその出力状態を保持する計
数方向検出手段とを備えていることを特徴とする。
号を入力してアップ・ダウン指示信号及びそれに同期し
た計数クロック信号を出力する信号検出手段と、前記ア
ップ・ダウン指示信号及び計数クロック信号に基づいて
ｎビットのアップ・ダウン計数データを出力するｎビッ
ト計数手段と、前記アップ・ダウン指示信号及び基準ク
ロック信号が入力され、該アップ・ダウン指示信号がア
ップ状態のとき、該基準クロック信号に応答してアップ
状態を示す計数方向信号を出力すると共にその出力状態
を保持し、該アップ・ダウン指示信号がダウン状態のと
き、該基準クロック信号に応答してダウン状態を示す計
数方向信号を出力すると共にその出力状態を保持する計
数方向検出手段とを備えていることを特徴とする。
本発明のカウンタ回路は、前記アップ・ダウン信号が
アップ信号及びダウン信号の２つの信号により構成さ
れ、前記信号検出手段は前記基準クロック信号に応答し
てアップ指示信号およびダウン指示信号の２つの信号を
出力するよう構成され、前記基準クロック信号と該アッ
プ指示信号に基づいて第１のセット信号及び第１のリセ
ット信号を生成する第１の信号生成回路と、前記第１の
セット信号及び第１のリセット信号に従ってアップ方向
信号を保持する第１のデータ保持回路と、前記基準クロ
ック信号と該ダウン指示信号に基づいて第２のセット信
号及び第２のリセット信号を生成する第２の信号生成回
路と、前記第２のセット信号及び第２のリセット信号に
従ってダウン方向信号を保持する第２のデータ保持回路
とを有する計数方向検出手段を備えていることを特徴と
し、上記目的を達成する。
アップ信号及びダウン信号の２つの信号により構成さ
れ、前記信号検出手段は前記基準クロック信号に応答し
てアップ指示信号およびダウン指示信号の２つの信号を
出力するよう構成され、前記基準クロック信号と該アッ
プ指示信号に基づいて第１のセット信号及び第１のリセ
ット信号を生成する第１の信号生成回路と、前記第１の
セット信号及び第１のリセット信号に従ってアップ方向
信号を保持する第１のデータ保持回路と、前記基準クロ
ック信号と該ダウン指示信号に基づいて第２のセット信
号及び第２のリセット信号を生成する第２の信号生成回
路と、前記第２のセット信号及び第２のリセット信号に
従ってダウン方向信号を保持する第２のデータ保持回路
とを有する計数方向検出手段を備えていることを特徴と
し、上記目的を達成する。
本発明のカウンタ回路の動作を説明する。まず、信号
検出手段11は、アップ・ダウン信号及び基準クロック信
号を入力すると、ｎビット計数手段12及び計数方向検出
手段13に、アップ・ダウン指示信号を出力し、更に、ｎ
ビット計数手段には基準クロック信号に同期した計数ク
ロック信号を出力する。
検出手段11は、アップ・ダウン信号及び基準クロック信
号を入力すると、ｎビット計数手段12及び計数方向検出
手段13に、アップ・ダウン指示信号を出力し、更に、ｎ
ビット計数手段には基準クロック信号に同期した計数ク
ロック信号を出力する。
すると、一方でｎビット計数手段12は、計数クロック
信号とアップ・ダウン指示信号とに応じてｎビットのア
ップ・ダウン計数データを出力する。
信号とアップ・ダウン指示信号とに応じてｎビットのア
ップ・ダウン計数データを出力する。
他方で、アップ・ダウン指示信号及び基準クロック信
号を入力した計数方向検出手段13は、アップ・ダウン指
示信号がアップ状態のとき、該基準クロック信号に応答
してアップ状態を示す計数方向信号を出力すると共にそ
の出力状態を保持する。また、計数方向検出手段13は、
アップ・ダウン指示信号がダウン状態のとき、該基準ク
ロック信号に応答してダウン状態を示す計数方向信号を
出力すると共にその出力状態を保持するように動作す
る。
号を入力した計数方向検出手段13は、アップ・ダウン指
示信号がアップ状態のとき、該基準クロック信号に応答
してアップ状態を示す計数方向信号を出力すると共にそ
の出力状態を保持する。また、計数方向検出手段13は、
アップ・ダウン指示信号がダウン状態のとき、該基準ク
ロック信号に応答してダウン状態を示す計数方向信号を
出力すると共にその出力状態を保持するように動作す
る。
したがって、四六時中、アップ・ダウン信号を監視し
続けることなく、計数方向検出手段の内容から、必要に
応じて何時でも、アップ・ダウン信号の“アップ”又は
“ダウン”状態を識別することができる。
続けることなく、計数方向検出手段の内容から、必要に
応じて何時でも、アップ・ダウン信号の“アップ”又は
“ダウン”状態を識別することができる。
なお、計数方向検出手段13では、例えば、アップ／ダ
ウン指示信号S1及び基準クロック信号CLＫを入力した第
１の信号生成回路13Aが第１のセット信号SS1又は第１の
リセット信号SR1を第１のデータ保持手段13Bに出力す
る。これにより、第１のデータ保持手段13Bでは、アッ
プ方向信号S21が保持され、該方向信号S21の出力可能状
態を維持することができる。
ウン指示信号S1及び基準クロック信号CLＫを入力した第
１の信号生成回路13Aが第１のセット信号SS1又は第１の
リセット信号SR1を第１のデータ保持手段13Bに出力す
る。これにより、第１のデータ保持手段13Bでは、アッ
プ方向信号S21が保持され、該方向信号S21の出力可能状
態を維持することができる。
また、アップ／ダウン指示信号S1及び基準クロック信
号CLＫを入力した第２の信号生成回路13Cが第２のセッ
ト信号SS2又は第２のリセット信号SR2を第２のデータ保
持手段13Dに出力する。これにより、第２のデータ保持
手段13Dでは、ダウン方向信号S22が保持され、該方向信
号S22の出力可能状態を維持することができる。
号CLＫを入力した第２の信号生成回路13Cが第２のセッ
ト信号SS2又は第２のリセット信号SR2を第２のデータ保
持手段13Dに出力する。これにより、第２のデータ保持
手段13Dでは、ダウン方向信号S22が保持され、該方向信
号S22の出力可能状態を維持することができる。
このため、モータ位置制御等において、例えば、モー
タの回転方向を認識する要求があった場合に、中央演算
処理装置（CPU）がその都度、割り込み要求を発生し、
カウンタ回路からのカウントデータQC0〜QCnの演算処理
をしなくても、第1,第２のデータ保持手段13B,13Dの記
憶内容の読出処理をすることで、そのアップ方向又はダ
ウン方向を検出することが可能となる。
タの回転方向を認識する要求があった場合に、中央演算
処理装置（CPU）がその都度、割り込み要求を発生し、
カウンタ回路からのカウントデータQC0〜QCnの演算処理
をしなくても、第1,第２のデータ保持手段13B,13Dの記
憶内容の読出処理をすることで、そのアップ方向又はダ
ウン方向を検出することが可能となる。
これにより、従来例のような計数データの差を計算す
る処理が不要となることから、CPUのソフトウエアに係
る負担が削減され、他のプログラム処理実行を推進する
ことが可能となる。このことで、認識判断が短時間に実
施できることから移動体の駆動制御等の高速化及び制御
プログラムの縮小化を図ることが可能となる。
る処理が不要となることから、CPUのソフトウエアに係
る負担が削減され、他のプログラム処理実行を推進する
ことが可能となる。このことで、認識判断が短時間に実
施できることから移動体の駆動制御等の高速化及び制御
プログラムの縮小化を図ることが可能となる。
次に、図を参照しながら本発明の実施例について説明
する。
する。
第２〜５図は、本発明の実施例に係るカウンタ回路を
説明する図である。
説明する図である。
第２図は、本発明の実施例に係る４ビットアップ・ダ
ウンカウンタ回路の構成図であり、第３図は、そのカウ
ンタ回路のフリップ・フロップ回路の構成図であり、第
４図は、そのカウンタ回路のアップ又はダウンレジスタ
の構成図を示している。
ウンカウンタ回路の構成図であり、第３図は、そのカウ
ンタ回路のフリップ・フロップ回路の構成図であり、第
４図は、そのカウンタ回路のアップ又はダウンレジスタ
の構成図を示している。
第２図において、21は信号検出回路11の一実施例とな
るエッジ検出回路であり、ダウンエッジ検出回路21A,ア
ップエッジ検出回路21B,EXOR論理回路N11及びAND論理回
路A11から成る。ダウンエッジ検出回路21Aは、ダウン信
号Ｄの波形立ち上がりを検出してダウン指示信号SDを４
ビットアップ・ダウンカウンタ回路22とカウント方向検
出回路23とに出力するものである。
るエッジ検出回路であり、ダウンエッジ検出回路21A,ア
ップエッジ検出回路21B,EXOR論理回路N11及びAND論理回
路A11から成る。ダウンエッジ検出回路21Aは、ダウン信
号Ｄの波形立ち上がりを検出してダウン指示信号SDを４
ビットアップ・ダウンカウンタ回路22とカウント方向検
出回路23とに出力するものである。
また、アップエッジ検出回路21Bは、アップ信号Ｕの
波形立ち上がりを検出してアップ指示信号SUを４ビット
カウンタ回路22とカウント方向検出回路23とに出力する
ものである。さらに、エッジ検出回路はダウン指示信号
SD,アップ指示信号SU及び基本クロック信号CLＫをEXOR
論理回路N11,AND論理回路A11に入力し、カウントクロッ
クCKを生成している。このカウントクロックCKは４ビッ
トカウンタ回路22とカウント方向検出回路23とに出力さ
れている。
波形立ち上がりを検出してアップ指示信号SUを４ビット
カウンタ回路22とカウント方向検出回路23とに出力する
ものである。さらに、エッジ検出回路はダウン指示信号
SD,アップ指示信号SU及び基本クロック信号CLＫをEXOR
論理回路N11,AND論理回路A11に入力し、カウントクロッ
クCKを生成している。このカウントクロックCKは４ビッ
トカウンタ回路22とカウント方向検出回路23とに出力さ
れている。
22はｎビット計数手段12の一実施例となる４ビットカ
ウンタ回路であり、４つのＴ型フリップ・フロップ回路
TF1〜TF4と、キャリー（桁上げビット）を検出するイン
バータI21〜I23,NOR論理回路N21,N22と、アップ／ダウ
ン指示信号SU,SDを検出するAND論理回路A21〜A28,OR論
理回路O21〜O23から成る。
ウンタ回路であり、４つのＴ型フリップ・フロップ回路
TF1〜TF4と、キャリー（桁上げビット）を検出するイン
バータI21〜I23,NOR論理回路N21,N22と、アップ／ダウ
ン指示信号SU,SDを検出するAND論理回路A21〜A28,OR論
理回路O21〜O23から成る。
なお、フリップ・フロップ回路TF1〜TF4の内部構成
は、第３図に示すように、カウントクロックCKに基づい
てカウントデータQiの書込み制御をするNAND論理回路NA
41〜NA43と、該データの保持するNAND論理回路NA44,NA4
5から成る。
は、第３図に示すように、カウントクロックCKに基づい
てカウントデータQiの書込み制御をするNAND論理回路NA
41〜NA43と、該データの保持するNAND論理回路NA44,NA4
5から成る。
23は計数方向検出手段13の一実施例となるカウント方
向検出回路であり、第１の信号生成手段13Aの一実施例
となるアップ信号生成回路23Aと、第１のデータ保持手
段13Bの一実施例となるアップレジスタ23Bと、第２の信
号生成手段13Cの一実施例となるダウン信号生成回路23C
と、第２のデータ保持回路13Dの一実施例となるダウン
レジスタ23Dから成る。
向検出回路であり、第１の信号生成手段13Aの一実施例
となるアップ信号生成回路23Aと、第１のデータ保持手
段13Bの一実施例となるアップレジスタ23Bと、第２の信
号生成手段13Cの一実施例となるダウン信号生成回路23C
と、第２のデータ保持回路13Dの一実施例となるダウン
レジスタ23Dから成る。
アップ信号生成回路23Aは、インバータI31,AND論理回
路A31,A32から成り、ダウン指示信号SD,アップ指示信号
SU及び基本クロック信号CLＫを入力して、アップセット
信号SS1又はアップリセット信号SR1をアップレジスタ23
Bに出力するものである。また、アップレジスタ23Bは、
第４図の内部構成図に示すように、アップセット信号SS
1及びアップリセット信号SK1に基づいてアップフラグUP
を保持するNAND論理回路NA51,NA52から成る。
路A31,A32から成り、ダウン指示信号SD,アップ指示信号
SU及び基本クロック信号CLＫを入力して、アップセット
信号SS1又はアップリセット信号SR1をアップレジスタ23
Bに出力するものである。また、アップレジスタ23Bは、
第４図の内部構成図に示すように、アップセット信号SS
1及びアップリセット信号SK1に基づいてアップフラグUP
を保持するNAND論理回路NA51,NA52から成る。
さらに、ダウン信号生成回路23Cは、インバータI32,A
ND論理回路A33,A34から成り、ダウン指示信号SD,アップ
指示信号SU及び基本クロック信号CLＫを入力して、ダウ
ンセット信号SS2又はダウンリセット信号SR2をダウンレ
ジスタ23Dに出力するものである。また、ダウンレジス
タ23Dは、アップレジスタ23Bと同様にダウンセット信号
SS2又はダウンリセット信号SR2に基づいてダウンフラグ
DOWNを保持するものである。
ND論理回路A33,A34から成り、ダウン指示信号SD,アップ
指示信号SU及び基本クロック信号CLＫを入力して、ダウ
ンセット信号SS2又はダウンリセット信号SR2をダウンレ
ジスタ23Dに出力するものである。また、ダウンレジス
タ23Dは、アップレジスタ23Bと同様にダウンセット信号
SS2又はダウンリセット信号SR2に基づいてダウンフラグ
DOWNを保持するものである。
なお、アップフラグUP及びダウンフラグＤOWNは計数
方向信号の具体例であり、アップ／ダウン信号の“アッ
プ”又は“ダウン”状態をCPU等に識別させるものであ
る。本実施例では、電動機の現在の回転方向等をカウン
トデータを用いた演算に依らずに、必要に応じて何時で
も、アップフラグUP及びダウンフラグＤOWNをCPU等によ
り読み出せるようにしている。
方向信号の具体例であり、アップ／ダウン信号の“アッ
プ”又は“ダウン”状態をCPU等に識別させるものであ
る。本実施例では、電動機の現在の回転方向等をカウン
トデータを用いた演算に依らずに、必要に応じて何時で
も、アップフラグUP及びダウンフラグＤOWNをCPU等によ
り読み出せるようにしている。
これらにより、本発明の実施例に係るアップ・ダウン
カウンタ回路を構成する。次に、当該回路動作説明をす
る。
カウンタ回路を構成する。次に、当該回路動作説明をす
る。
第５図は、本発明の実施例に係るアップ・ダウンカウ
ンタ回路の動作タイムチャートである。
ンタ回路の動作タイムチャートである。
図において、例えば、モータの位置制御等をする際に
用いられるアップ・ダウンカウンタ回路について説明を
すれば、予め、当該回路に基本クロック信号CL K,アッ
プ信号Ｕ及びダウン信号Ｄが入力されているものと仮定
する。
用いられるアップ・ダウンカウンタ回路について説明を
すれば、予め、当該回路に基本クロック信号CL K,アッ
プ信号Ｕ及びダウン信号Ｄが入力されているものと仮定
する。
まず、アップエッジ検出回路21Bによりアップ信号Ｕ
の立ち上がりが検出されて、アップ指示信号SUが発
生する。さらに、ダウンエッジ検出回路21Cによりダウ
ン信号Ｄの立ち上がりが検出されて、ダウン指示信号
SDが発生する。また、NOR論理回路N11及びAND論理回
路A11により、基本クロック信号CLＫ及びアップ指示信
号SU,ダウン指示信号SDが演算されて、カウントクロッ
クCKが発生する。
の立ち上がりが検出されて、アップ指示信号SUが発
生する。さらに、ダウンエッジ検出回路21Cによりダウ
ン信号Ｄの立ち上がりが検出されて、ダウン指示信号
SDが発生する。また、NOR論理回路N11及びAND論理回
路A11により、基本クロック信号CLＫ及びアップ指示信
号SU,ダウン指示信号SDが演算されて、カウントクロッ
クCKが発生する。
このアップ指示信号SU,ダウン指示信号Ｄ及びカウン
トクロックCKが４ビットカウンタ回路22とカウント方向
検出回路23とに出力される。４ビットカウンタ回路22で
は、カウントクロックCKに基づいてカウントデータQC0
〜QC3が出力される。
トクロックCKが４ビットカウンタ回路22とカウント方向
検出回路23とに出力される。４ビットカウンタ回路22で
は、カウントクロックCKに基づいてカウントデータQC0
〜QC3が出力される。
また、カウント方向検出回路23では、まず、アップ信
号生成回路23Aにダウン指示信号SD,アップ指示信号SU及
び基本クロック信号CLＫが入力され、アップセット信号
SS1又はアップリセット信号SR1がアップレジスタ23Bに
出力される。この際に、アップレジスタ23Bでは、アッ
プセット信号SS1＝「Ｈ」レベル及びアップリセット信
号SR1＝「Ｌ」レベルに基づくアップフラグUPがアップ
レジスタ23Bに保持される。
号生成回路23Aにダウン指示信号SD,アップ指示信号SU及
び基本クロック信号CLＫが入力され、アップセット信号
SS1又はアップリセット信号SR1がアップレジスタ23Bに
出力される。この際に、アップレジスタ23Bでは、アッ
プセット信号SS1＝「Ｈ」レベル及びアップリセット信
号SR1＝「Ｌ」レベルに基づくアップフラグUPがアップ
レジスタ23Bに保持される。
さらに、ダウン信号生成回路23Cにダウン指示信号SD,
アップ指示信号SU及基本クロック信号CLＫが入力され、
ダウンセット信号SS2又はダウンリセット信号RS2がダウ
ンレジスタ23Dに出力される。この際に、ダウンレジス
タ23Dでは、アップレジスタ23Bと同様にダウンセット信
号SS2＝「Ｌ」レベル及びダウンリセット信号SR2＝
「Ｈ」レベルに基づくダウンフラグDOWNがダウンレジス
タ23Dに保持される。
アップ指示信号SU及基本クロック信号CLＫが入力され、
ダウンセット信号SS2又はダウンリセット信号RS2がダウ
ンレジスタ23Dに出力される。この際に、ダウンレジス
タ23Dでは、アップレジスタ23Bと同様にダウンセット信
号SS2＝「Ｌ」レベル及びダウンリセット信号SR2＝
「Ｈ」レベルに基づくダウンフラグDOWNがダウンレジス
タ23Dに保持される。
これにより、データバス25に接続された両レジスタ23
B,23Dの内容を読み出すことで、CPU等がカウンタ回路22
のアップ方向又はダウン方向を検出することが可能とな
る。
B,23Dの内容を読み出すことで、CPU等がカウンタ回路22
のアップ方向又はダウン方向を検出することが可能とな
る。
このようにして、本発明の実施例によれば、アップ信
号生成回路23A,アップレジスタ23B,ダウン信号生成回路
23C及びダウンレジスタ23Dから成るカウント方向検出回
路23が設けられている。
号生成回路23A,アップレジスタ23B,ダウン信号生成回路
23C及びダウンレジスタ23Dから成るカウント方向検出回
路23が設けられている。
このため、アップレジスタ23Bでは、アップフラグUP
が保持され、該フラグUP＝「Ｈ」レベルの出力可能状態
を維持することができる。ダウンレジスタ23Dでは、ダ
ウンフラグDOWNが保持され、該フラグDOWN＝「Ｌ」レベ
ルの出力可能状態を維持することができる。このこと
で、モータ位置制御等において、例えば、モータの回転
方向を認識する要求あった場合に、CPUが、アップレジ
スタ23Bやダウンレジスタ23DのアップフラグUPやダウン
フラグDOWNの読出処理をすることで、そのアップ方向又
はダウン方向を検出することが可能となる。
が保持され、該フラグUP＝「Ｈ」レベルの出力可能状態
を維持することができる。ダウンレジスタ23Dでは、ダ
ウンフラグDOWNが保持され、該フラグDOWN＝「Ｌ」レベ
ルの出力可能状態を維持することができる。このこと
で、モータ位置制御等において、例えば、モータの回転
方向を認識する要求あった場合に、CPUが、アップレジ
スタ23Bやダウンレジスタ23DのアップフラグUPやダウン
フラグDOWNの読出処理をすることで、そのアップ方向又
はダウン方向を検出することが可能となる。
これにより、従来例のようなカウントデータQC0〜QC3
の差を計算する処理が不要となることから、CPUのソフ
トウエアに係る負担が削減され、他のプログラムの処理
実行を推進することが可能となる。
の差を計算する処理が不要となることから、CPUのソフ
トウエアに係る負担が削減され、他のプログラムの処理
実行を推進することが可能となる。
なお、本発明に実施例では、カウンタ回路22のアップ
方向又はダウン方向がアップ・ダウン信号U/Dにより、
明確に二状態に区別される場合について説明をしたが、
該信号U/Dが中立状態，すなわち、該カウンタ回路22の
アップ方向又はダウン方向が不定となる場合について、
アップフラグUP＝「Ｈ」レベル，フラグDOWN＝「Ｈ」レ
ベルとして出力可能状態を維持することもできる。これ
により、CPUがモータ位置制御等において、例えば、そ
の回転方向の中立状態，すなわち、回転方向が正逆に変
わる一時停止状態等を認識することも可能となる。
方向又はダウン方向がアップ・ダウン信号U/Dにより、
明確に二状態に区別される場合について説明をしたが、
該信号U/Dが中立状態，すなわち、該カウンタ回路22の
アップ方向又はダウン方向が不定となる場合について、
アップフラグUP＝「Ｈ」レベル，フラグDOWN＝「Ｈ」レ
ベルとして出力可能状態を維持することもできる。これ
により、CPUがモータ位置制御等において、例えば、そ
の回転方向の中立状態，すなわち、回転方向が正逆に変
わる一時停止状態等を認識することも可能となる。
以上説明したように、本発明によれば第1,第２の信号
生成回路及び第1,第２のデータ保持手段から成り、か
つ、アップ／ダウン指示信号及び基準クロック信号に基
づいてアップ方向信号又はダウン方向信号を出力する計
数空方向検出手段が設けられている。
生成回路及び第1,第２のデータ保持手段から成り、か
つ、アップ／ダウン指示信号及び基準クロック信号に基
づいてアップ方向信号又はダウン方向信号を出力する計
数空方向検出手段が設けられている。
このため、モータ位置制御等において、例えば、モー
タの回転方向を認識する要求があった場合に、中央演算
処理装置が第1,第２のデータ保持手段の記憶内容の読出
処理をすることで、アップ方向又はダウン方向を容易に
検出することが可能となる。このことで、CPUのソフト
ウエアに係る負担を削減することが可能となる。
タの回転方向を認識する要求があった場合に、中央演算
処理装置が第1,第２のデータ保持手段の記憶内容の読出
処理をすることで、アップ方向又はダウン方向を容易に
検出することが可能となる。このことで、CPUのソフト
ウエアに係る負担を削減することが可能となる。
これにより、認識判断が短時間に実施できることから
移動体の駆動制御等の高速化及び制御プログラムの縮小
化を図ることが可能となる。
移動体の駆動制御等の高速化及び制御プログラムの縮小
化を図ることが可能となる。
第１図は、本発明に係るカウンタ回路の原理図、 第２図は、本発明の実施例に係る４ビットアップ・ダウ
ンカウンタ回路の構成図、 第３図は、本発明の実施例に係るフリップ・フロップ回
路の構成図、 第４図は、本発明の実施例に係るアップ・ダウンフラグ
の保持回路の構成図、 第５図は、本発明の実施例に係るアップ・ダウンカウン
タ回路の動作タイムチャート、 第６図は、従来例に係るアップ・ダウンカウンタ回路の
構成図、 第７図は、従来例に係るアップ・ダウンカウンタ回路の
動作タイムチャートである。 （符号の説明） 11……信号検出手段、 12……ｎビット計数手段、 13……計数方向検出手段、 13A……第１の信号生成手段、 13B……第１のデータ保持手段、 13C……第２の信号生成手段、 13D……第２のデータ保持手段、 CLＫ……基準クロック信号、 U/D……アップ・ダウン信号、 CK……計数クロック、 SU/SD……アップ・ダウン指示信号、 S21/S22……計数方向信号、 QC0〜QCn……ｎビットのアップ／ダウン計数データ、 SS1,SS2……第1,第２のセット信号、 SR1,SR2……第1,第２のリセット信号、 S21……アップ方向信号、 S22……ダウン方向信号。
ンカウンタ回路の構成図、 第３図は、本発明の実施例に係るフリップ・フロップ回
路の構成図、 第４図は、本発明の実施例に係るアップ・ダウンフラグ
の保持回路の構成図、 第５図は、本発明の実施例に係るアップ・ダウンカウン
タ回路の動作タイムチャート、 第６図は、従来例に係るアップ・ダウンカウンタ回路の
構成図、 第７図は、従来例に係るアップ・ダウンカウンタ回路の
動作タイムチャートである。 （符号の説明） 11……信号検出手段、 12……ｎビット計数手段、 13……計数方向検出手段、 13A……第１の信号生成手段、 13B……第１のデータ保持手段、 13C……第２の信号生成手段、 13D……第２のデータ保持手段、 CLＫ……基準クロック信号、 U/D……アップ・ダウン信号、 CK……計数クロック、 SU/SD……アップ・ダウン指示信号、 S21/S22……計数方向信号、 QC0〜QCn……ｎビットのアップ／ダウン計数データ、 SS1,SS2……第1,第２のセット信号、 SR1,SR2……第1,第２のリセット信号、 S21……アップ方向信号、 S22……ダウン方向信号。
Claims (2)
- 【請求項１】アップ・ダウン信号及び基準クロック信号
を入力してアップ・ダウン指示信号及びそれに同期した
計数クロック信号を出力する信号検出手段と、 前記アップ・ダウン指示信号及び計数クロック信号に基
づいてｎビットのアップ・ダウン計数データを出力する
ｎビット計数手段と、 前記アップ・ダウン指示信号及び基準クロック信号が入
力され、該アップ・ダウン指示信号がアップ状態のと
き、該基準クロック信号に応答してアップ状態を示す計
数方向信号を出力すると共にその出力状態を保持し、該
アップ・ダウン指示信号がダウン状態のとき、該基準ク
ロック信号に応答してダウン状態を示す計数方向信号を
出力すると共にその出力状態を保持する計数方向検出手
段とを備えていることを特徴とするカウンタ回路。 - 【請求項２】前記アップ・ダウン信号がアップ信号及び
ダウン信号の２つの信号により構成され、前記信号検出
手段は前記基準クロック信号に応答してアップ指示信号
およびダウン指示信号の２つの信号を出力するよう構成
され、 前記基準クロック信号と該アップ指示信号に基づいて第
１のセット信号及び第１のリセット信号を生成する第１
の信号生成回路と、 前記第１のセット信号及び第１のリセット信号に従って
アップ方向信号を保持する第１のデータ保持回路と、 前記基準クロック信号と該ダウン指示信号に基づいて第
２のセット信号及び第２のリセット信号を生成する第２
の信号生成回路と、 前記第２のセット信号及び第２のリセット信号に従って
ダウン方向信号を保持する第２のデータ保持回路とを有
する計数方向検出手段を備えていることを特徴とする請
求項１に記載のカウンタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2174283A JP2714651B2 (ja) | 1990-06-29 | 1990-06-29 | カウンタ回路 |
| US07/723,078 US5206890A (en) | 1990-06-29 | 1991-06-28 | Counter circuit with direction of count indication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2174283A JP2714651B2 (ja) | 1990-06-29 | 1990-06-29 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0463019A JPH0463019A (ja) | 1992-02-28 |
| JP2714651B2 true JP2714651B2 (ja) | 1998-02-16 |
Family
ID=15975961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2174283A Expired - Fee Related JP2714651B2 (ja) | 1990-06-29 | 1990-06-29 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5206890A (ja) |
| JP (1) | JP2714651B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232017B1 (ko) * | 1997-06-03 | 1999-12-01 | 김영환 | 업/다운 전환 카운터 |
| US6707874B2 (en) | 2002-04-15 | 2004-03-16 | Charles Douglas Murphy | Multiple-output counters for analog-to-digital and digital-to-analog conversion |
| US7016163B2 (en) * | 2003-02-20 | 2006-03-21 | Honeywell International Inc. | Magnetic field sensor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532643A (en) * | 1982-09-20 | 1985-07-30 | General Motors Corporation | Bidirectional one-half rate counter |
| JPS6020114A (ja) * | 1983-07-14 | 1985-02-01 | Mitsutoyo Mfg Co Ltd | 測長器の表示装置 |
| JP2569589B2 (ja) * | 1986-08-28 | 1997-01-08 | 日本電気株式会社 | カウンタ回路 |
| DE3815533C1 (ja) * | 1988-05-06 | 1989-11-30 | Heidelberger Druckmaschinen Ag, 6900 Heidelberg, De |
-
1990
- 1990-06-29 JP JP2174283A patent/JP2714651B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-28 US US07/723,078 patent/US5206890A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5206890A (en) | 1993-04-27 |
| JPH0463019A (ja) | 1992-02-28 |
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