JPH057641Y2 - - Google Patents
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- JPH057641Y2 JPH057641Y2 JP1987173629U JP17362987U JPH057641Y2 JP H057641 Y2 JPH057641 Y2 JP H057641Y2 JP 1987173629 U JP1987173629 U JP 1987173629U JP 17362987 U JP17362987 U JP 17362987U JP H057641 Y2 JPH057641 Y2 JP H057641Y2
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- JP
- Japan
- Prior art keywords
- interrupt
- cpu
- signal
- int
- data bus
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- 239000013598 vector Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、汎用の中央処理装置等へ割込ベクタ
ーを読込む方式の周辺回路に係るベクター発生装
置に関する。
ーを読込む方式の周辺回路に係るベクター発生装
置に関する。
汎用の中央処理装置(以下「CPU」という、
たとえば8086,8088等の16ビツト・マイクロプロ
セツサ)への割込ベクター(あるいは割込ベクト
ルとも呼称し、いわゆる割込み源を示すデータを
いう)の発生には8259A(割込コントローラー)
等のLSi(大型集積回路)が用いられている。
たとえば8086,8088等の16ビツト・マイクロプロ
セツサ)への割込ベクター(あるいは割込ベクト
ルとも呼称し、いわゆる割込み源を示すデータを
いう)の発生には8259A(割込コントローラー)
等のLSi(大型集積回路)が用いられている。
この第1の従来例の回路構成のブロツク図を第
2図に表わす。
2図に表わす。
CPU1の前段に配設されたユニバーサルシリ
アルポートのUART(Unsynchronous Receiver
and & Transmitter 例えば8251)からの割
込みを発生させるTXRDY(送信完了信号)ある
いはRXRDY(受信完了信号)が割込み信号の
INT信号をCPU1に出力し、CPU1が割込みを
受付けるとバスをフローテイング状態にし、割込
み受付け信号を出力し、その信号に
よつて割込みコントローラ2がベクターをバスに
出力する。
アルポートのUART(Unsynchronous Receiver
and & Transmitter 例えば8251)からの割
込みを発生させるTXRDY(送信完了信号)ある
いはRXRDY(受信完了信号)が割込み信号の
INT信号をCPU1に出力し、CPU1が割込みを
受付けるとバスをフローテイング状態にし、割込
み受付け信号を出力し、その信号に
よつて割込みコントローラ2がベクターをバスに
出力する。
それから、第2の従来例として特開昭62−
66335号がある。その回路構成を示すブロツク図
を第3図に表わす。
66335号がある。その回路構成を示すブロツク図
を第3図に表わす。
すべての図面において、同一符号は同一部材を
示す。
示す。
この第2の従来例は、割込みを発生させる信号
INTPがフリツプフロツプ5に保持され、この出
力がCPU1に対するINT信号となり、CPU1は
INTA信号を出力することにより、フリツプフロ
ツプ5をクリアーし、かつアドレスラツチ3の出
力をフローテイングにするから、フローテイング
されたバスの信号はさらに抵抗6のプルアツプに
よつて、FFFF(オール1)となるとともに、オ
アゲート7によつて、信号と読出し信号
RDの論理和がROM4へのアクセス信号となつ
ているので、結局CPU1はFFFF番地の内容をベ
クターとして読み出す手段である。
INTPがフリツプフロツプ5に保持され、この出
力がCPU1に対するINT信号となり、CPU1は
INTA信号を出力することにより、フリツプフロ
ツプ5をクリアーし、かつアドレスラツチ3の出
力をフローテイングにするから、フローテイング
されたバスの信号はさらに抵抗6のプルアツプに
よつて、FFFF(オール1)となるとともに、オ
アゲート7によつて、信号と読出し信号
RDの論理和がROM4へのアクセス信号となつ
ているので、結局CPU1はFFFF番地の内容をベ
クターとして読み出す手段である。
さらに、第3の従来例として特開昭61−278941
号公報がある。これは複数の割り込み手段からの
割込信号の状態に基づいて行われる複数の割込処
理に高い自由度を持たせた電子制御装置に係り、
第4図はその要部を成す割込データ出力回路の構
成を示す回路図である。
号公報がある。これは複数の割り込み手段からの
割込信号の状態に基づいて行われる複数の割込処
理に高い自由度を持たせた電子制御装置に係り、
第4図はその要部を成す割込データ出力回路の構
成を示す回路図である。
割込データ出力回路436は、図示しないタイ
マA,B,Cからの割込信号INTa,INTb,
INTc及び図示しない入力ポートからの割込信号
INTdが入力する4入力NORゲート50と、ゲー
ト付のトライステートバツフア452とから構成
されている。また割込信号INTa,INTb,INTc,
INTdは各々データバス438のD1からD4(下位
2ビツト目から下位5ビツト目まで)にトライス
テートバツフア452を介して出力されており、
他の4ビツト(D0,D5,D6,D7)はグランドレ
ベルに落とされる。従つて、トライステートバツ
フア452のゲートGをロウアクテイブとしてゲ
ートを開くと、割込信号の状態をデータバス43
8を介して読み取ることができ、割込信号INTa,
INTb,INTc,INTdのうち少なくとも一つがハ
イアクテイブとなつている場合には、トライステ
ートバツフア452の出力、即ち割込データは&
H02から&H1Eまで(バイナリコードで表せば、
00000010から00011110まで)の15組の値を取りえ
る。
マA,B,Cからの割込信号INTa,INTb,
INTc及び図示しない入力ポートからの割込信号
INTdが入力する4入力NORゲート50と、ゲー
ト付のトライステートバツフア452とから構成
されている。また割込信号INTa,INTb,INTc,
INTdは各々データバス438のD1からD4(下位
2ビツト目から下位5ビツト目まで)にトライス
テートバツフア452を介して出力されており、
他の4ビツト(D0,D5,D6,D7)はグランドレ
ベルに落とされる。従つて、トライステートバツ
フア452のゲートGをロウアクテイブとしてゲ
ートを開くと、割込信号の状態をデータバス43
8を介して読み取ることができ、割込信号INTa,
INTb,INTc,INTdのうち少なくとも一つがハ
イアクテイブとなつている場合には、トライステ
ートバツフア452の出力、即ち割込データは&
H02から&H1Eまで(バイナリコードで表せば、
00000010から00011110まで)の15組の値を取りえ
る。
CPU(Z80)430は、内部の割込許可用フリ
ツプフロツプ1FF1の状態が割込許可状態(値1)
であれば、実行中の命令サイクルの最後のクロツ
クの立ち上がりの時に、割込データ出力回路43
6の割込要求信号をサンプリングする。こ
の割込要求信号INTは4入力NORゲート450
の出力信号となつているので、割込信号INTa,
INTb,INTc,INTdのうち少なくとも一つ、例
えばタイマAの割込信号INTaがハイアクテイブ
となつた時に、アクテイブロウとされている。
ツプフロツプ1FF1の状態が割込許可状態(値1)
であれば、実行中の命令サイクルの最後のクロツ
クの立ち上がりの時に、割込データ出力回路43
6の割込要求信号をサンプリングする。こ
の割込要求信号INTは4入力NORゲート450
の出力信号となつているので、割込信号INTa,
INTb,INTc,INTdのうち少なくとも一つ、例
えばタイマAの割込信号INTaがハイアクテイブ
となつた時に、アクテイブロウとされている。
そしてCPU430は、割込要求信号が、
アクテイブロウとなつていると、通常の命令実行
処理を中断し、プログラムカウンタPCの値をイ
ンクリメントすることなく、特別の割込処理サイ
クルを開始するようにしている。なお、は
割込応答信号であり、CPU430がNORゲート
450からの割込要求信号に対応してトラ
イステートバツフア452へ与える。
アクテイブロウとなつていると、通常の命令実行
処理を中断し、プログラムカウンタPCの値をイ
ンクリメントすることなく、特別の割込処理サイ
クルを開始するようにしている。なお、は
割込応答信号であり、CPU430がNORゲート
450からの割込要求信号に対応してトラ
イステートバツフア452へ与える。
しかしながら、第1の従来例でみられる割込コ
ントローラ2として多用されているインテル社
8259Aは、8チヤンネルまで割込みに対応できる
28ピンの大型パツケージ(たとえばCPU1の3
分の2くらいの専有面積)であり、比較的小規模
システムにおいてはスペースフアクターが悪く、
割込要因が2〜3のシステムに大き過ぎるきらい
があつた。
ントローラ2として多用されているインテル社
8259Aは、8チヤンネルまで割込みに対応できる
28ピンの大型パツケージ(たとえばCPU1の3
分の2くらいの専有面積)であり、比較的小規模
システムにおいてはスペースフアクターが悪く、
割込要因が2〜3のシステムに大き過ぎるきらい
があつた。
また、第2の従来例にみられるような小さな
CPUシステムでは割込ベクター発生用のiC(集積
回路たとえば8259A)を用いず、バスをプルアツ
プし、むりやり割込ベクターFFHを読ませていた
が、この方式では割込みは1つしか使用できない
という不具合があつた。
CPUシステムでは割込ベクター発生用のiC(集積
回路たとえば8259A)を用いず、バスをプルアツ
プし、むりやり割込ベクターFFHを読ませていた
が、この方式では割込みは1つしか使用できない
という不具合があつた。
さらに、第3の従来例においては、割込信号
INTa,INTb,INTc,INTdは各々データバス4
38のD1からD4(下位2ビツト目から下位5ビツ
ト目まで)にトライステートバツフア452を介
して出力され、他の4ビツト(D0,D5,D6,
D7)はグランドレベルに落とされるが、割込応
答信号INTAはすなわちCPU430が割り込み
のベクターを読み込む信号であり、この割込応答
信号INTAはトライステートバツフア452の各
構成バツフアによりグランドレベルに落とされる
のであつて、本考案の割込ベクターの出力を抵抗
を介してプールアツプもしくはプールダウンして
出力し任意のベクターを発生するという構成とは
異質な手段であるとともに、この第3の従来例は
甚だしくコスト的にも難点がある。
INTa,INTb,INTc,INTdは各々データバス4
38のD1からD4(下位2ビツト目から下位5ビツ
ト目まで)にトライステートバツフア452を介
して出力され、他の4ビツト(D0,D5,D6,
D7)はグランドレベルに落とされるが、割込応
答信号INTAはすなわちCPU430が割り込み
のベクターを読み込む信号であり、この割込応答
信号INTAはトライステートバツフア452の各
構成バツフアによりグランドレベルに落とされる
のであつて、本考案の割込ベクターの出力を抵抗
を介してプールアツプもしくはプールダウンして
出力し任意のベクターを発生するという構成とは
異質な手段であるとともに、この第3の従来例は
甚だしくコスト的にも難点がある。
ここにおいて本考案は、従来例の難点を克服
し、少ない部材で要因別の各々のベクターを作成
できるベクター発生装置を提供することを、その
目的とする。
し、少ない部材で要因別の各々のベクターを作成
できるベクター発生装置を提供することを、その
目的とする。
本考案は、
CPUの割込シーケンスを行う装置において、
複数個の割込要因の信号を入力するラインの論
理和をとる論理和を設け、 この論理和の出力信号のラインをCPUへの割
込要求信号INTの入力端子に接続し、 先の複数個の割込要因の信号を入力するライン
は、CPUのアドレスポートAD0〜AD7に接続さ
れたデータバスDATABUSの論理動作に、影響
を与えない一定の抵抗値を持つ抵抗を介して、そ
れぞれデータバスの各ラインに接続すると共に、 割込要因の信号を入力するラインを除くデータ
バスDATABUSの各ラインは、それぞれ先の一
定の抵抗値を持つ抵抗を経て割込要因の信号と同
じ電圧値の直流電源に接続するベクター発生装置
である。
理和をとる論理和を設け、 この論理和の出力信号のラインをCPUへの割
込要求信号INTの入力端子に接続し、 先の複数個の割込要因の信号を入力するライン
は、CPUのアドレスポートAD0〜AD7に接続さ
れたデータバスDATABUSの論理動作に、影響
を与えない一定の抵抗値を持つ抵抗を介して、そ
れぞれデータバスの各ラインに接続すると共に、 割込要因の信号を入力するラインを除くデータ
バスDATABUSの各ラインは、それぞれ先の一
定の抵抗値を持つ抵抗を経て割込要因の信号と同
じ電圧値の直流電源に接続するベクター発生装置
である。
フローテイングされたデータバスにおける割込
要因の入力されないデータバスはプルアツプして
おき、割込要因の入力があるビツトはプルアツプ
され、他の入力のない割込要因のビツトはプルダ
ウンされているから、割込要因の論理和でCPU
にINT信号を与え、それからの信号によ
り、CPUは各々の割込要員に対するベクターを
入力できる。
要因の入力されないデータバスはプルアツプして
おき、割込要因の入力があるビツトはプルアツプ
され、他の入力のない割込要因のビツトはプルダ
ウンされているから、割込要因の論理和でCPU
にINT信号を与え、それからの信号によ
り、CPUは各々の割込要員に対するベクターを
入力できる。
本考案の一実施例における回路構成を表わすブ
ロツク図を第1図に示す。
ロツク図を第1図に示す。
割込要因TXRDY,RXRDY等が入ると、割込
要因は抵抗D0,D1を通じてデーターバス
(DATABUS)に結合するとともに、それらの論
理和をオアゲート9でとりCPU1のINT入力端
子に入力される。
要因は抵抗D0,D1を通じてデーターバス
(DATABUS)に結合するとともに、それらの論
理和をオアゲート9でとりCPU1のINT入力端
子に入力される。
割込要因の入力されない他のデーターバスは、
保持直流電源10(たとえば+5Vから抵抗D2〜
D7を介してプルアツプしておく。これらの抵抗
は10KΩ以上の値にしておくので、通常のバスに
おける論理動作に影響は与えない。
保持直流電源10(たとえば+5Vから抵抗D2〜
D7を介してプルアツプしておく。これらの抵抗
は10KΩ以上の値にしておくので、通常のバスに
おける論理動作に影響は与えない。
ところで、抵抗D0,D1は共に抵抗D2〜D7と同
一の抵抗値でデータバスに影響を与えるものでは
なく、抵抗D0,D1はデータバスがフロートした
時にデータバスのレベルを固定するものである。
一の抵抗値でデータバスに影響を与えるものでは
なく、抵抗D0,D1はデータバスがフロートした
時にデータバスのレベルを固定するものである。
ところで、TXRDY,RXRDYなどの割込要因
の信号は、保持直流電源10(たとえば+5V)
と同じ直流電圧値(たとえば+5V)のオン
[High],オフ[Low]で“1”,“0”の論理を
とることにしており、割込要因の信号は1個ない
し8個まで割込の論理演算が可能である。
の信号は、保持直流電源10(たとえば+5V)
と同じ直流電圧値(たとえば+5V)のオン
[High],オフ[Low]で“1”,“0”の論理を
とることにしており、割込要因の信号は1個ない
し8個まで割込の論理演算が可能である。
動作を述べる。
ここで、CPU1の割込シーケンスにおいて、
例えば割込要因の送信完了信号TXRDYが発生す
ると、CPU1は割込応答信号を出力して
バスの情報を読むが、バスはフローテイングの状
態であり、プルアツプ、プルダウンの条件とな
る。
例えば割込要因の送信完了信号TXRDYが発生す
ると、CPU1は割込応答信号を出力して
バスの情報を読むが、バスはフローテイングの状
態であり、プルアツプ、プルダウンの条件とな
る。
すなわち、D0=High,D1=Low他のD2〜D7は
High→10111111でFDHをCPU1は入力する。
High→10111111でFDHをCPU1は入力する。
同じように割込要因の受信完了信号RXRDYだ
とD0=Low,D1〜D7=High→01111111でCPU1
への入力はFEHとなる。
とD0=Low,D1〜D7=High→01111111でCPU1
への入力はFEHとなる。
そこで、CPU1は各々の割込要因に対するベ
クターを入力することが可能となり、割込プログ
ラムの実行番地を知ることができる。
クターを入力することが可能となり、割込プログ
ラムの実行番地を知ることができる。
説明を省略したこの他の割込要因の信号につい
ても同様である。
ても同様である。
かくして本考案によれば、小規模でマイクロコ
ンピユータを使用したシステムにおいて、少ない
部品点数で要因別の各々のベクターを作成でき、
とくに割込レベルに優先性を必要としない場合に
有効であり、コストの低下ならび小形化に役立つ
という顕著な効果を奏することができる。
ンピユータを使用したシステムにおいて、少ない
部品点数で要因別の各々のベクターを作成でき、
とくに割込レベルに優先性を必要としない場合に
有効であり、コストの低下ならび小形化に役立つ
という顕著な効果を奏することができる。
第1図は本考案の一実施例の回路構成を示すブ
ロツク図、第2図、第3図、第4図は従来例の説
明図である。 1……CPU(中央処理装置)、3……アドレス
ラツチ、9……論理和回路(オアゲート)、10
……保持直流電源、AD0〜AD7……CPUのアド
レスポート、D0〜D7……抵抗、DATABUS……
データバス、INT……CPUの割込要求信号INT
の入力端子。
ロツク図、第2図、第3図、第4図は従来例の説
明図である。 1……CPU(中央処理装置)、3……アドレス
ラツチ、9……論理和回路(オアゲート)、10
……保持直流電源、AD0〜AD7……CPUのアド
レスポート、D0〜D7……抵抗、DATABUS……
データバス、INT……CPUの割込要求信号INT
の入力端子。
Claims (1)
- 【実用新案登録請求の範囲】 CPUの割込シーケンスを行う装置において、 複数個の割込要因の信号を入力するラインの論
理和をとる論理和を設け、 この論理和の出力信号のラインをCPUへの割
込要求信号INTの入力端子に接続し、 先の複数個の割込要因の信号を入力するライン
は、CPUのアドレスポートAD0〜AD7に接続さ
れたデータバスDATABUSの論理動作に、影響
を与えない一定の抵抗値を持つ抵抗を介して、そ
れぞれデータバスの各ラインに接続すると共に、 割込要因の信号を入力するラインを除くデータ
バスDATABUSの各ラインは、それぞれ先の一
定の抵抗値を持つ抵抗を経て割込要因の信号と同
じ電圧値の直流電源に接続する ことを特徴とするベクター発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987173629U JPH057641Y2 (ja) | 1987-11-13 | 1987-11-13 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987173629U JPH057641Y2 (ja) | 1987-11-13 | 1987-11-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0179139U JPH0179139U (ja) | 1989-05-26 |
JPH057641Y2 true JPH057641Y2 (ja) | 1993-02-25 |
Family
ID=31465527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987173629U Expired - Lifetime JPH057641Y2 (ja) | 1987-11-13 | 1987-11-13 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH057641Y2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61278941A (ja) * | 1985-06-04 | 1986-12-09 | Brother Ind Ltd | 電子制御装置 |
-
1987
- 1987-11-13 JP JP1987173629U patent/JPH057641Y2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61278941A (ja) * | 1985-06-04 | 1986-12-09 | Brother Ind Ltd | 電子制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0179139U (ja) | 1989-05-26 |
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