JPH0737143Y2 - ドライブ回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、中央処理装置（以下、CPUという）とそれに
バスで接続された入／出力コントローラ（以下、I/Oコ
ントローラという）等とを備えたマイクロプロセッサシ
ステム等の制御システムにおいて、各I/Oコントローラ
等に設けられるドライブ回路、特にワイヤードオア接続
された信号線を介してCPU等へ伝送するレディ信号等の
ような応答信号を出力するためのドライブ回路に関する
ものである。

（従来の技術） 従来、このような分野としては、第２図及び第３図のよ
うなものがあった。以下、その構成を図を用いて説明す
る。

第２図は、従来のマイクロプロセッサシステムの一構成
例を示す概略構成図である。

このマイクロプロセッサシステムは、システム全体を制
御するための制御装置であるCPU1と、被制御回路である
複数のI/Oコントローラ２−1,2−2,2−3,…とを備え、
それら両者が、アドレスバス３、データバス４、アドレ
スストローブ信号AS用の信号線５、リード／ライト信号
／用の信号線６、及びレディ信号▲▼用
の信号線７を介して相互に接続されている。

アドレスバス３はCPU1がI/Oコントローラ２−1,…を指
定するときに使用し、アドレスストローブ信号ASはCPU1
がI/Oコントローラ２−1,…を動作させるための制御信
号であり、リード／ライト信号／はCPU1がI/Oコン
トローラ２−1,…内のデータを入出力させるための制御
信号である。レディ信号▲▼は、CPU1に対す
る応答信号としての機能を有するもので、I/Oコントロ
ーラ２−１、…がデータ処理を終了し、次のデータを扱
う準備ができたことをCPU1に知らせる信号である。この
信号線７に接続されたプルアップ抵抗Ｒと寄生容量であ
るキャパシタＣのうち、プルアップ抵抗Ｒは、すべての
I/Oコントローラ２−1,…がレディ信号▲▼
を出力していないときに信号線７を“H"レベル（無効）
にするためのものである。キャパシタＣは、レディ信号
▲▼の入力容量の総和、即ち信号線７の配線
容量、各I/Oコントローラ２−1,…の出力容量、及びCPU
1の信号線７の入力容量の総和である。

第３図は、第２図中のI/Oコントローラ２−１の構成図
である。

このI/Oコントローラ２−１は、アドレスバス３及び信
号線５に接続されたアドレスデコーダ10と、データバス
４及び信号線６に接続されたデータバッファ11とを備
え、そのデータバッファ11に入／出力処理部（以下、I/
O処理部という）12が接続されている。アドレスデコー
ダ10は、アドレスバス３上のアドレスをデコード（解
読）してセレクト信号Ｓを出力する回路であり、その出
力側にレディ生成回路13が接続されている。レディ生成
回路13の出力側と信号線５とは、２入力ANDゲート14の
入力側に接続され、そのANDゲート14から出力されるレ
ディ信号RDYが、ドライブ回路20を介して信号線７に接
続されている。ドライブ回路20は、レディ信号RDYを駆
動し、その駆動したレディ信号▲▼を、ワイ
ヤードオア接続の信号線７を介してCPU1へ送出する機能
を有し、例えばオープンコレクタ型のインバータ21で構
成されている。ワイヤードオア接続状態を第４図に示
す。

第４図に示すように、各I/Oコントローラ２−1,…内に
設けられたレディ信号RDY出力用のドライブ回路20は、
その出力側が信号線７にワイヤードオア接続されてい
る。

次に、第５図を参照しつつ、マイクロプロセッサシステ
ムの動作を説明する。

第５図は、CPU1からI/Oコントローラ２−１へのライト
動作サイクルA1、及びI/Oコントローラ２−２からCPU1
へのリード動作サイクルA2を示すタイムチャートであ
る。

ライト動作サイクルA1において、CPU1がI/Oコントロー
ラ２−１のアドレスをアドレスバス３へ出力する。この
アドレスはI/Oコントローラ２−１内のアドレスデコー
ダ10で、アドレスストローブ信号ASが“L"レベル（有
効）の時、デコードされる。アドレスデコーダ10から出
力されたセレクト信号Ｓは、データバッファ11のイネー
ブル端子Ｅに入力し、そのデータバッファ11をオン状態
にする。データバッファ11はその制御端子Ｄに入力され
るリード／ライト信号／が“L"レベルの時、CPU1か
らのデータを受け、I/O処理部12に書込む。

また、前記セレクト信号Ｓがレディ生成回路13に入力さ
れると、このレディ生成回路13では、I/O処理部12でデ
ータ処理が終了するのを待ってレディ信号を出力する。
レディ生成回路13から出力されたレディ信号は、ANDゲ
ート14によって逆相のアドレスストローブ信号▲▼
と論理積がとられ、レディ信号RDYの形でドライブ回路2
0に入力される。ドライブ回路20はレディ信号RDYを駆動
し、その駆動された逆相のレディ信号▲▼を
信号線７を通してCPU1側へ送出する。レディ信号▲
▼を受けたCPU1は、I/Oコントローラ２−１への
ライト動作サイクルA1を終えるため、アドレスストロー
ブ信号ASを“H"レベル（無効）にする。そして次のアク
セス対象となるI/Oコントローラ２−２のリード動作サ
イクルA2を開始する。

リード動作サイクルA2では、I/Oコントローラ２−２内
のI/O処理部12のデータがデータバッファ11を介してCPU
1側へ読出される。この際、I/Oコントローラ２−２内の
ドライブ回路20のみがレディ信号RDYを駆動して、それ
を逆相のレディ信号▲▼の形で出力する。

第６図は、第３図のドライブ回路20の他の構成例を示す
回路図である。

このドライブ回路20は、レディ信号RDYを反転するイン
バータ22と、そのインバータ22の出力によりオン，オフ
動作する３ステートバッファ23とで構成され、前記第４
図のドライブ回路20と同一の動作をする。

（考案が解決しようとする課題） しかしながら、上記構成のドライブ回路20では次のよう
な課題があった。

第７図は第３図のレディ信号RDY,▲▼の波形
図、第８図は第３図に示すI/Oコントローラ２−２のリ
ード動作サイクルA2の異常動作時のタイムチャートであ
る。

第７図の示すように、レディ信号▲▼伝送用
の信号線７にはキャパシタＣが存在するために、該レデ
ィ信号▲▼が“L"レベル（有効）から“H"レ
ベル（無効）へ変化したとき、この信号▲▼
の波形Ｂの立上がりは次式に従って変化する。

但し、V;レディ信号▲▼の電圧値 E;5（Ｖ） t;時間 この式から明らかなように、従来のドライブ回路20で
は、プルアップ抵抗Ｒのみで信号線７を“H"レベル（＝
5V）にするため、キャパシタＣによってレディ信号▲
▼の立上がりが遅れ、第８図に示すように“L"
レベル（有効）状態が次のアクセス（リード動作サイク
ルA2）まで継続する。そのため、CPU1の次のアクセスに
誤動作を生じさせることになる。即ち、I/Oコントロー
ラ２−１へのライト動作サイクルA1におけるレディ信号
▲▼の立上がりの遅延が次のアクセスまで延
長するため、I/Oコントローラ２−２のリード動作がす
ぐに終了し、そのリード動作が正確に行われない。

この誤動作を防止するため、従来のマイクロプロセッサ
システムでは、I/Oコントローラ２−1,2−2,…の数を制
限し、キャパシタＣを小さくする、あるいはCPU1に次の
アクセスを持たせる方法が取られていた。しかし、この
方法では、マイクロプロセッサシステムにおけるI/Oコ
ントローラ２−1,2−2,…の数が制限を受けたり、アド
レスバス３及びデータバス４を効率的に使用できずにそ
のバス3,4の能力低下を引き起こすことになる。

本考案は、前記従来技術が持っていた課題として、応答
信号の無効時における波形の立上がりの遅延等により、
制御システムに悪影響を及ぼす点について解決したドラ
イブ回路を提供するものである。

（課題を解決するための手段） 第１の考案は、前記課題を解決するために、寄生容量を
有し所定電位に保持された信号線によって、制御装置に
ワイヤードオア接続され、その制御装置とバスを介して
データの送受を行い、該制御装置に対する方形波からな
る応答信号を生成する複数の被制御回路側にそれぞれ設
けられ、前記応答信号を入力してその応答信号に応じた
方形波からなる出力応答信号を生成し、その出力応答信
号を前記信号線を通して前記制御装置へ送出するドライ
ブ回路において、前記応答信号を所定時間遅延させる遅
延回路と、３ステートゲートとを、備えている。

３ステートゲートは、前記応答信号を入力とし、前記遅
延回路から出力される方形波信号の前縁によりオン状態
となってその応答信号に応じた前記出力応答信号を前記
信号線へ出力し、その方形波信号の後縁後に出力側がハ
イインピーダンス状態となる回路である。

第２の考案では、寄生容量を有しプルアップ抵抗で“H"
レベルにプルアップされた信号線によって、制御装置に
ワイヤードオア接続され、その制御装置とバスを介して
データの送受を行い、該制御装置に対する方形波からな
る応答信号を生成する複数の被制御回路側にそれぞれ設
けられ、前記応答信号を入力してその応答信号に応じた
“L"レベルの方形波からなる出力応答信号を生成し、そ
の出力応答信号を前記信号線を通して前記制御装置へ送
出するドライブ回路において、前記応答信号を所定時間
遅延させる遅延回路と、３ステートゲートとを、備えて
いる。

３ステートゲートは、前記応答信号を入力とし、前記遅
延回路から出力される方形波信号の前縁によりオン状態
となってその応答信号に応じた前記出力応答信号を“L"
レベルから“H"レベルへ立上げた後、該方形波信号の後
縁によって出力側がハイインピーダンス状態となる回路
である。

（作用） 第１の考案によれば、以上のようにドライブ回路を構成
したので、応答信号が遅延回路で遅延され、その遅延さ
れている間に該応答信号に応じた出力応答信号が３ステ
ートゲートから出力される。これにより、信号線の寄生
容量が充電または放電され、該信号線が急速に元の所定
電位に復帰する。その後、遅延回路の出力信号によって
３ステートゲートの出力側がハイインピーダンス状態と
なって信号線から切り離される。これにより、３ステー
トゲート切り離し時における信号線の元の所定電位への
復帰時間が早くなる。

第２の考案によれば、応答信号が遅延回路で遅延され、
その遅延されている間に該応答信号に応じた“H"レベル
の出力応答信号が３ステートゲートから出力される。こ
の“H"レベルの出力応答信号により、信号線の寄生容量
が充電され、該信号線が急速に“H"レベルに立上がる。
その後、遅延回路から出力される方形波信号の後縁によ
って３ステートゲートの出力側がハイインピーダンス状
態となって信号線から切り離される。これにより、３ス
テートゲート切り離し時における信号線の“H"レベルへ
の立上がり時間が早くなる。従って、前記課題を解決で
きるのである。

（実施例） 第１図は、本考案の実施例を示すもので、アクティブオ
フのドライブ回路を有するI/Oコントローラの構成図で
あり、従来の第２図中の要素と共通の要素には同一の符
号が付されている。

複数のI/Oコントローラ30−1,30−2,30−3,…は、制御
装置である第２図のCPU1により制御される被制御回路と
しての機能を有し、それぞれほぼ同一の回路で構成さ
れ、第２図のアドレスバス３、データバス４及び信号線
5,6,7によって該CPU1に接続されている。

例えば、I/Oコントローラ30−１は、アドレスバス３及
びアドレスストローブ信号AS用信号線５に接続されたア
ドレスデコーダ40を備え、そのアドレスデコーダ40の出
力端子がデータバッファ41のイネーブル端子Ｅに接続さ
れている。アドレスデコーダ40は、アドレスストローブ
信号ASが“L"レベル（有効）のとき、アドレスバス３上
のアドレスをデコードしてセレクト信号Ｓを出力する回
路である。データバッファ41は、一方の入出力端子がデ
ータバス４に、他方の入出力端子がI/O処理部42にそれ
ぞれ接続され、さらに制御端子Ｄがドライブ方向を決定
するためのリード／ライト信号／用の信号線６に接
続されている。このデータバッファ41は、セレクト信号
Ｓにより作動し、リード／ライト信号／が例えば
“H"レベルのときはI/O処理部42側のデータをデータバ
ス４を介してCPU1側へ出力し、そのリード／ライト信号
／が“L"レベルのときにはCPU1から送られてきたデ
ータバス４上のデータをI/O処理部42側へ出力する機能
を有している。I/O処理部42は、各I/Oコントローラ30−
1,30−2,30−3,…固有のもので、それに接続される外部
メモリ、ディスプレイ、プリンタ等のCPU周辺機器に応
じた処理回路で構成されている。

アドレスデコーダ40の出力端子にはレディ生成回路43の
入力端子が接続され、その回路43の出力端子と信号線５
とが、ANDゲート44及び信号反転用インバータ45を介し
てドライブ回路50に接続されている。レディ生成回路43
は、セレクト信号Ｓを入力し、I/O処理部42が必要とす
る所定の遅延時間を持ったレディ信号を生成する回路で
ある。ANDゲート44はレディ生成回路43の出力信号と逆
相のアドレスストローブ信号▲▼との論理積を求め
て応答信号であるレディ信号RDYを出力する回路、イン
バータ45はレディ信号RDYを反転して出力応答信号であ
る逆相のレディ信号▲▼を出力する回路である。

ドライブ回路50は、逆相のレディ信号▲▼を所定
のタイミングで駆動してそれを逆相のレディ信号▲
▼の形で出力する回路であり、インバータ45の出
力端子に接続された遅延回路52及び３ステートバッファ
53で構成されている。遅延回路52は、レディ信号▲
▼を所定時間遅延させる回路であり、その出力端子が
３ステートバッファ53の制御端子Ｅに接続されている。
３ステートバッファ53は、制御端子Ｅが“H"レベルのと
きに出力側がハイインピーダンス状態となり、その制御
端子Ｅが“L"レベルのときにレディ信号▲▼を出
力する回路であり、その出力端子が信号線７にワイヤー
ドオア接続されている。

第９図は、第１図中の遅延回路52の一構成例を示す回路
図である。

遅延回路52は、直列接続された複数のバッファ60,61を
有し、それらの各バッファ間に充放電用コンデンサ62の
一方の端子が接続され、そのコンデンサ62の他方の端子
が接地されている。このコンデンサ62は充放電時の波形
の立上がり、または立下がりの遅れを利用して入力信号
を所定の時間遅延させて出力する回路である。

第10図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。なお、第10図中のB0は
３ステートバッファ53の出力側がハイインピーダンス状
態となるトライステート区間、B1はレディ信号▲
▼の“L"レベルの（有効）区間、B2はレディ信号▲
▼の立上がり（無効）区間をそれぞれ示して
いる。

トライステート区間B0における時刻t1以前において、CP
U1が例えばI/Oコントローラ30−１のアドレスをアドレ
スバス３へ出力すると、そのアドレスはI/Oコントロー
ラ30−１内のアドレスデコーダ40でデコードされ、セレ
クト信号Ｓを出力する。これにより、データバッファ41
がオン状態となり、リード／ライト信号／が“H"レ
ベルの時はI/O処理部42からCPU1へのリード動作が、逆
に“L"レベルの時はCPU1からI/O処理部42へのライト動
作が行われる。このリード／ライトデータはI/O処理部4
2でシリアルに、またはパラレルに変換されて処理され
る。その後、セレクト信号Ｓの入力によってレディ生成
回路43で生成されたレディ信号と、逆相のアドレススト
ローブ信号▲▼とは、ANDゲート44で論理積がとら
れ、それがインバータ45で反転されて逆相のレディ信号
▲▼の形でドライブ回路50に入力される。

時刻t1において、３ステートバッファ53の制御端子Ｅは
まだ“H"レベル（無効）であるので、レディ信号▲
▼が“H"レベルである。

時刻t2において、遅延回路52に入力した逆相のレディ信
号▲▼は、所定時間遅延後、３ステートバッファ
53の制御端子Ｅを“L"レベル（有効）にするので、該３
ステートバッファ53がオン状態となり、“L"レベル（有
効）のレディ信号▲▼を出力する。

レディ信号▲▼の“L"レベル区間B1におい
て、CPU1は“L"レベルのレディ信号▲▼を受
け、I/Oコントローラ30−１へのアクセスを終了させる
ため、アドレスストローブ信号ASを“H"レベル（無効）
にする。それを受けてアドレスデコーダ40がオフ状態に
なり、レディ信号RDY、及び逆相のレディ信号▲
▼がそれぞれ“L"レベル、“H"レベルとなって無効状態
となる。

時刻t3において、レディ信号▲▼の立上がり
区間B2になると、３ステートバッファ53の制御端子Ｅは
遅延回路52を介しているので、まだ“L"レベル（有効）
である。そのため、３ステートバッファ53はオン状態で
あり、入力側が“H"レベルであるので、“H"レベルのレ
ディ信号▲▼を出力する。この“H"レベルの
レディ信号▲▼は、遅延回路52の遅延時間
（即ち、区間B2）の間、信号線７に出力されるので、キ
ャパシタＣが充電されてレディ信号▲▼が急
速に立上がる。

時刻t4のトライステート区間B0になると、３ステートバ
ッファ53の制御端子Ｅが“H"レベル（無効）となるの
で、該３ステートバッファ53の出力側がハイインピーダ
ンス状態となる。これにより、CPU1はI/Oコントローラ3
0−１へのアクセスを終了し、他のI/Oコントローラ（例
えば、30−２）のアクセスを開始する。

本実施例では、次のような利点を有している。

３ステートバッファ53は、レディ信号▲▼の
立上がり区間B2で、“H"レベルのレディ信号▲
▼を出力するので、この“H"レベルの電位によって、
信号線７のキャパシタＣを強制的に充電させることがで
きる。従って、レディ信号▲▼の“H"レベル
（無効）への立上がりが急速に行われ、CPU1のアクセス
の高速化によって信号線７の能力を向上できる。また、
遅延回路52はコンデンサ62を用いて構成したので、波形
の迅速な立上がりに必要な遅延時間が簡単に得られる。

なお、本考案は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）ドライブ回路50を集積回路の中に取り込み、アク
ティブオフのドライバ素子50Aとして実現することも可
能であり、これを第11図に示す。このドライバ素子50A
では、入力側に３ステートバッファ53aの入力端子と遅
延回路52aの入力端子とが接続され、その遅延回路52aの
出力端子が３ステートバッファ53aの制御端子Ｅに接続
されている。このようなドライバ素子50Aでは、上記実
施例と同様の動作をし、集積回路に組み込むことで、回
路構成素子数を削減できる。

（ｂ）上記実施例において、CPU1を他の制御装置で構成
したり、被制御回路のI/Oコントローラ30−1,30−2,…
を例えば、外部メモリ、ディスプレイ、プリンタ等のCP
U周辺機器等で構成してもよい。

（ｃ）第１図中の遅延回路52は第９図に示す回路構成に
限定されず、例えば縦続接続された複数段のインバータ
等で構成することもできる。

（ｄ）上記の実施例では、３ステートゲートを３ステー
トバッファ53で構成したが、それに代えて、“H"レベル
の制御信号により反転動作する３ステートインバータで
構成し、インバータ45を除去する等の回路構成に変形す
ることも可能である。

（考案の効果） 以上詳細に説明したように、第１及び第２の考案によれ
ば、応答信号を遅延回路で所定時間遅延させてその応答
信号に応じた出力応答信号を３ステートゲートから信号
線へ出力する構成にしたので、その出力応答信号によっ
て信号線の寄生容量に対する充放電時間を短縮でき、該
３ステートゲート切り離し時における信号線の電位の復
帰（即ち、立上がりまたは立下がり）を高速にできる。
従って、このようなドライブ回路を制御システム内に設
ければ、制御システム及び信号線能力の効率化が期待で
きる。

【図面の簡単な説明】

第１図は本考案の実施例を示すI/Oコントローラの構成
図、第２図は従来のマイクロプロセッサシステムの構成
図、第３図は第２図中のI/Oコントローラの構成図、第
４図は第３図中のドライブ回路の接続状態を示す図、第
５図は第３図のタイムチャート、第６図は第３図の他の
ドライブ回路の構成図、第７図は第３図のレディ信号▲
▼の波形図、第８図は第３図の異常動作時の
タイムチャート、第９図は第１図中の遅延回路の回路
図、第10図は第１図のタイムチャート、第11図は第１図
中のドライブ回路の回路図である。 １……CPU、３……アドレスバス、４……データバス、
5,6,7……信号線、30−１〜30−３……I/Oコントロー
ラ、40……アドレスデコーダ、41……データバッファ、
42……I/O処理部、43……レディ生成回路、44……ANDゲ
ート、45……インバータ、50……ドライブ回路、52……
遅延回路、53……３ステートバッファ、AS……アドレス
ストローブ信号、Ｃ……キャパシタ、／……リード
／ライト信号、Ｒ……プルアップ抵抗、Ｓ……セレクト
信号、RDY,▲▼，▲▼……レディ信
号。

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】寄生容量を有し所定電位に保持された信号
   線によって、制御装置にワイヤードオア接続され、その
   制御装置とバスを介してデータの送受を行い、該制御装
   置に対する方形波からなる応答信号を生成する複数の被
   制御回路側にそれぞれ設けられ、 前記応答信号を入力してその応答信号に応じた方形波か
   らなる出力応答信号を生成し、その出力応答信号を前記
   信号線を通して前記制御装置へ送出するドライブ回路に
   おいて、 前記応答信号を所定時間遅延させる遅延回路と、 前記応答信号を入力とし、前記遅延回路から出力される
   方形波信号の前縁によりオン状態となってその応答信号
   に応じた前記出力応答信号を前記信号線へ出力し、その
   方形波信号の後縁後に出力側がハイインピーダンス状態
   となる３ステートゲートとを、 備えたことを特徴とするドライブ回路。
2. 【請求項２】寄生容量を有しプルアップ抵抗で“H"レベ
   ルにプルアップされた信号線によって、制御装置にワイ
   ヤードオア接続され、その制御装置とバスを介してデー
   タの送受を行い、該制御装置に対する方形波からなる応
   答信号を生成する複数の被制御回路側にそれぞれ設けら
   れ、 前記応答信号を入力してその応答信号に応じた“L"レベ
   ルの方形波からなる出力応答信号を生成し、その出力応
   答信号を前記信号線を通して前記制御装置へ送出するド
   ライブ回路において、 前記応答信号を所定時間遅延させる遅延回路と、 前記応答信号を入力とし、前記遅延回路から出力される
   方形波信号の前縁によりオン状態となってその応答信号
   に応じた前記出力応答信号を“L"レベルから“H"レベル
   へ立上げた後、該方形波信号の後縁によって出力側がハ
   イインピーダンス状態となる３ステートゲートとを、 備えたことを特徴とするドライブ回路。