JP2849197B2

JP2849197B2 - データバス回路

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Publication number: JP2849197B2
Application number: JP28457690A
Authority: JP
Inventors: 孝雄中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-10-23
Filing date: 1990-10-23
Publication date: 1999-01-20
Anticipated expiration: 2014-01-20
Also published as: JPH04158467A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、CMOS半導体集積回路内で使用されるダイナ
ミック型等のデータバス回路、特にデータ入出力回路の
入力側と出力側との間に電位差を設けてデータ転送時の
動作の高速化等を改善したデータバス回路に関するもの
である。

（従来の技術）従来、この種のデータバス回路としては、例えば第２
図に示すようなものがあった。

第２図は、従来のデータバス回路の一構成例を示すブ
ロック図である。

このデータバス回路は、クロック信号CK1に基づき、
オン・オフ動作するＰチャネル型MOSトランジスタ（以
下、PMOSという）10−1,10−２〜10−ｎで構成されるバ
スプリチャージ回路10を有し、そのバスプリチャージ回
路10には、データバスl0,l1〜ln−１が接続されてい
る。

バスプリチャージ回路10は、クロック信号CK1に基づ
き、データバスl0,l1〜ln−１を所定の電位にプリチャ
ージする機能を有している。さらに、データバスl0,l1,
〜ln−１には、データ入出力回路であるｎビット用レジ
スタ20,30が接続されている。

レジスタ20は、入力制御信号Di1により、データバスl
0,l1〜ln−１上のデータを取り込み、出力制御信号Do1
により、データバスl0,l1〜ln−１上へ所定のデータを
出力する機能を有するデータ保持部20−1,20−２…20−
ｎで構成されている。

同様に、レジスタ30は入力制御信号Di2により、デー
タバスl0,l1〜ln−１上のデータを取り込み、出力制御
信号Do2により、データバスl0,l1〜ln−１上へ所定のデ
ータを出力する機能を有するデータ保持部30−１、30−
２〜30−３で構成されている。

以上のように構成されるデータバス回路の動作を第３
図を参照して説明する。

第３図は第２図のタイムチャートである。

このデータバス回路は、クロック信号CK1に基づき、
レジスタ20からレジスタ30へｎビットのデータの転送を
パラレルに行う。

このデータの転送を、低レベル（以下、“L"という）
のデータ出力を例にとって説明する。このとき、出力信
号制御Do1、及び入力制御信号Di2は、高レベル（以下、
“H"という）で同期し、入力制御信号Di1、及び出力制
御信号Do2は共に“L"である。

バスプリチャージ回路10は、クロック信号CK1の“L"
区間、データバスl0,l1〜ln−１をプリチャージする。
このとき、データバスl0,l1〜ln−１の“H"の値は、5V
程度となる。

ここで、データバスl0,l1〜ln−１がプリチャージさ
れている状態は“H"であるので、レジスタ20のデータ保
持部20−１の内容が“1"に対応される。この場合は、デ
ータバスl0に変化は起こらない。

レジスタ20のデータ保持部20−１の内容が“0"の場合
について説明する。

出力制御信号Do1、及びクロック信号CK1により、デー
タ保持部20−１の内容“0"がクロック信号CK1の“L"区
間、データバスl0に送出される。

このとき、次のクロック信号CK1の立上がりまでの
間、データバスl0のプリチャージ電位は、データ保持部
20−１を通して低電位へ変化する。

データバスl0の電位が“L"となって安定した区間で、
クロック信号CK2が立上り、そのエッジでレジスタ30の
データ保持部20−１のフリップフロップにデータバスl0
の内容“0"が取込まれる。

このデータバス回路は、出力制御信号Do1、及び入力
制御信号Di2の出力中は、レジスタ20,30を構成するデー
タ保持部20−１〜20−n,30−１〜30−ｎの所定の動作時
間後にデータバスl0,l1〜ln−１が“H"から“L"に遷移
する。

（発明が解決しようとする課題）しかしながら、上記構成のデータバス回路では、次の
ような課題があった。

（１）データバス回路を高速に動作させる方法としてレ
ジスタ20,30等のデータ入出力回路を構成する素子、特
にＮチャネル型MOSトランジスタ（以下、NMOSという）
の駆動能力を高める方法が考えられる。しかし、容量の
大きいデータバスl0,l1〜ln−１がNMOSに直結される構
成では、結果的にデータバスl0,l1〜ln−１の負荷容量
が増大する。このため、所望の高速動作が得られない。

（２）データバスl0,l1〜ln−１上の負荷容量の増大に
ともないデータバスl0,l1〜ln−１の充放電電流も増加
して消費電力の増大をまねく。

本発明は前記従来技術の持っていた課題として、デー
タバス回路の高速化が得られない点、及び消費電力を低
く抑えられない点について解決したデータバス回路を提
供するものである。

（課題を解決するための手段）本発明は、前記課題を解決するために、クロック信号
に基づきデータバスを所定の電位にプリチャージするバ
スプリチャージ回路と、入力制御信号に基づき前記デー
タバス上のデータを取り込み、出力制御信号に基づき前
記データバス上へ所定のデータを出力するデータ入出力
回路とを、備えたデータバス回路において、前記データ
バスと前記データ入出力回路の入力側との間に接続さ
れ、前記入力制御信号に基づきオン・オフ動作する第１
のMOSトランジスタと、前記データバスのプリチャージ
時に、前記データ入出力回路の入力側を該データバスの
前記所定の電位より高い電位に設定する第２のMOSトラ
ンジスタとを、設けたものである。

また、前記バスプリチャージ回路及び第１のMOSトラ
ンジスタは、NMOSでそれぞれ構成し、前記第２のMOSト
ランジスタは、PMOSとしてもよい。

（作用）本発明は、以下のようにデータバス回路を構成したの
で、第１のMOSトランジスタは、データの入力時にオン
し、データバスとデータ入出力回路の入力側とを導通さ
せる働きをする。第２のMOSトランジスタは、バスプリ
チャージ回路によってデータバスがプリチャージされて
いる間、データ入出力回路の入力側の電位をデータバス
の電位より高い電位に設定する。ところで、データバス
とデータ入出力回路の入力側とはその容量に差がある。
このため、例えば、低電位データの送出時に、プリチャ
ージ状態のデータバスの電位が下がり始めると、データ
バスの電位の変動がデータ入出力回路の入力側の電位を
大きく変化させる。この入力側データを入力とすること
により、高速な動作が可能となる。

また、バスプリチャージ回路及び第１のMOSトランジ
スタをNMOSでそれぞれ構成し、第２のMOSトランジス
タ、PMOSで構成することにより、データバスのプリチャ
ージが低電位で行える。これによってプリチャージ時等
の消費電力の大幅な削減となる。

したがって、前記課題を解決できるのである。

（実施例）第１図は、本発明の実施例を示すデータバス回路の構
成ブロック図である。

このデータバス回路は、クロック信号CL1に接続され
たバスプリチャージ回路50を有し、そのバスプリチャー
ジ回路50には、データバスm0,m1,〜mn−１が接続されて
いる。

このバスプリチャージ回路50は、クロック信号CL1に
基づき、データバスm0,m1,〜mn−１を所定の電位にプリ
チャージする機能を有し、ゲートがクロック信号CL1
に、ドレインが電源電位VDDに、ソースがデータバスm0,
m1〜mn−１にそれぞれ接続されたNMOS50−1,50−２〜50
−ｎで構成されている。

さらに、データバスm0,m1〜mn−１には、データ入出
力回路であるｎビット用レジスタ60,70が接続されてい
る。

レジスタ60は、入力制御信号DI1により、データバス
上のデータを取り込み、出力制御信号DO1により、デー
タバス上へ所定のデータを出力する機能を有するデータ
保持部61−1,60−２〜60−ｎを有している。そして、デ
ータ保持部60−１の入力側60−1aが第１のMOSトランジ
スタであるNMOS60−1bのソースに接続され、そのドレイ
ンがデータバスm0に接続されている。さらに、このデー
タバスm0には、データ保持部60−１の出力側である出力
側60−1cが接続されている。また、入力側60−1aには第
２のMOSトランジスタであるPMOS60−1dのドレインが接
続され、そのソースが電源電位VDDに、ゲートがクロッ
ク信号CL1の反転信号である▲▼１にそれぞれ接続
されている。

同様に、データ保持部60−２〜60−ｎの入力側60−2a
〜60−naが、データバスm1〜mn−１に第１のMOSトラン
ジスタであるNMOS60−2b〜60−nbを介しそれぞれ接続さ
れている。さらに、入力側60−2a〜60−naと電源電位VD
Dとの間には、第２のMOSトランジスタであるPMOS60−2b
〜60−ndがそれぞれ接続されている。

レジスタ70の構成は、レジスタ60と同一である。

第４図は、第１図中のデータ保持部60−１の回路図で
ある。

このデータ保持部60−１は、入力側60−1aに接続され
たデータ保持用のフリップフロップ（以下、FFという）
60−11と、入力制御信号DI1とクロック信号CL2との論理
積をとるアンドゲート（以下、ANDゲートという）60−1
2と、出力制御信号DO1、反転クロック信号▲▼１、
及びFF60−11の出力の論理積をとるANDゲート60−13
と、ANDゲート60−13の出力によりオン・オフ動作するN
MOS60−14とで構成されている。そして、ANDゲート60−
12,60−13、及びNMOS60−14でデータ入出力部が構成さ
れている。

なお、データ保持部60−２〜60−ｎ、及びデータ保持
部70−１〜70−ｎの構成については、データ保持部60−
１と同一である。

以上のように構成されるデータバス回路の動作を第５
図を参照して説明する。第５図は第１図のタイムチャー
トである。

レジスタ60よりレジスタ70へデータ転送する場合を考
える。

まず、データバスm0,m1,〜mn−１は、クロック信号CL
1により、バスプリチャージ回路50のNMOS50−１〜50−
ｎが動作し、プリチャージされるが、この場合“H"の値
は、3V程度となる。

データバスm0,m1,〜mn−１がプリチャージされている
間、第２のMOSトランジスタであるPMOS60−1d〜60−nd
及びPMOS70−1d〜70−ndがオン動作し、データ保持部60
−１〜60−ｎの入力側60−1a〜60−na、及びデータ保持
部70−１〜70−ｎの入力側70−1a〜70−naがプリチャー
ジされ、“H"となる。この場合、“H"の値は、5Vとな
る。

次に、クロック信号CL1の立下がりよりレジスタ60の
内容がデータバスm0,m1,〜mn−１に送出され始める。

レジスタ60の内容が“1"の場合は、データバスm0,m1,
〜mn−１に変化は起こらないので、レジスタ60の内容が
“0"の場合についてのみ以下、説明する。

データバスm0,m1,〜mn−１が3.0Vより下がり始める
と、レジスタ70のノードＮ、及びデータ保持部70−１〜
70−ｎの入力側70−1a〜70−naは、急速にデータバスm
0,m1,〜mn−１と同一電位まで下がろうとする。これ
は、データバスm0,m1,〜mn−１の容量とノードＮの容量
に大きな差があるため生じる現像である。

次に、クロック信号CL2の立上りエッジにてノード
Ｎ、即ちデータバスm0,m1,〜mn−１上のデータがレジス
タ70に取込まれる。

本実施例では、データバスm0,m1〜mn−１のバスプリ
チャージ回路50をNMOS50−１〜50−ｎで構成したため、
データバスm0〜mn−１の振幅が０〜3Vで動作する。これ
により、大幅な消費電流の削減が期待できる。

また、データバスm0,m1,〜mn−１よりデータを取込む
入出力回路をデータバスm0,m1,〜mn−１に直結せず、NM
OS60−1b〜60−nb、及びNMOS70−1b〜70−nbにて分離し
たため、大きな容量を持つデータバスm0,m1,〜mn−１の
若干の変動にてデータ入出力回路の入力データが大きく
変化する。これにより、データバス回路の高速な動作が
可能となる。

このような回路構成により、マイクロプロセッサ等の
高速データバスを必要とするデバイスや、低速動作であ
るが低い消費電力が重要となるデータバスを有するデバ
イスの形成が可能である。

なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。

（Ｉ）上記実施例では、バスプリチャージ回路50、及び
第１のMOSトランジスタを、NMOS60−1b〜60−nb,70−1b
〜70−nbでそれぞれ構成し、前記第２のMOSトランジス
タを、PMOS60−1d〜60−nd,70−1d〜70−ndで構成し、
クロック信号を用いてオン動作させたが、これに限定さ
れず、例えばそれぞれのMOSトランジスタを反転クロッ
ク信号でオン動作させる構成としてもよい。

（II）上記実施例では、バスプリチャージ回路50の電位
を０〜3Vに設定し、第２のMOSトランジスタの電位を０
〜5Vに設定したが、電源電位についてはこれに限定され
ず、例えば、０〜−3V等の電位に設定してもよい。

（III）上記実施例では、データ保持部60−１〜60−n,7
0−１〜70−ｎを同一の構成としたが、他の異なる構成
としてもよい。

（IV）上記のデータバス回路は、高速動作に対応でき
る。したがって32ビットマイクロプロセッサや数値演算
回路等に適用可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、データ
入出力回路の入力側にプリチャージされる電位をデータ
バスにプリチャージされる所定の電位より高い電位に設
定したので、入力側の電位を急激に変化させることがで
き、データ転送速度の高速化が期待できる。

さらに、バスプリチャージ回路にNMOSを用いれば、デ
ータバスのプリチャージを少ない電力で行うことができ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すデータバス回路の構成ブ
ロック図、第２図は従来のデータバス回路の構成ブロッ
ク図、第３図は第２図のタイムチャート、第４図は第１
図中のデータ保持部の回路図、第５図は第１図のタイム
チャートである。 50……バスプリチャージ回路、60,70……データ入出力
回路、60−1b〜60−nb,70−1b〜70−nb……第１のMOSト
ランジスタ、60−1d〜60−nd,70−1d〜70−nd……第２
のMOSトランジスタ。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 3/00 G06F 13/38 - 13/42

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号に基づきデータバスを所定の
電位にプリチャージするバスプリチャージ回路と、入力制御信号に基づき前記データバス上のデータを取り
込み、出力制御信号に基づき前記データバス上へ所定の
データを出力するデータ入出力回路とを、備えたデータバス回路において、前記データバスと前記データ入出力回路の入力側との間
に接続され、前記入力制御信号に基づきオン・オフ動作
する第１のMOSトランジスタと、前記データバスのプリチャージ時に、前記データ入出力
回路の入力側を該データバスの前記所定の電位より高い
電位に設定する第２のMOSトランジスタとを、設けたことを特徴とするデータバス回路。
【請求項２】請求項１記載のデータバス回路において、前記バスプリチャージ回路及び第１のMOSトランジス
タは、ＮチャネルMOSトランジスタでそれぞれ構成し、前記第２のMOSトランジスタは、ＰチャネルMOSトランジスタで構成したデータバス回
路。