JP2901620B2 - ダイナミック回路 - Google Patents
ダイナミック回路Info
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- JP2901620B2 JP2901620B2 JP63254749A JP25474988A JP2901620B2 JP 2901620 B2 JP2901620 B2 JP 2901620B2 JP 63254749 A JP63254749 A JP 63254749A JP 25474988 A JP25474988 A JP 25474988A JP 2901620 B2 JP2901620 B2 JP 2901620B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路に係り、特に高速化に好適なダイ
ナミツク回路に関する。
ナミツク回路に関する。
従来、ダイナミツク回路については、超LSI設計P60〜
P62において論じられている。
P62において論じられている。
ダイナミツク回路は、データ転送期間前に出力信号線
をHighレベルになるようにプリチヤージ用トランジスタ
を導通状態にし、引き抜き回路を非導通状態にする手段
と、データ転送期間にプリチヤージ用トランジスタを非
導通状態にし、データ転送期間までに確定した入力の信
号に従つて出力信号線の電荷を放電するか、ないしはそ
のままの状態を保持する機能を設えている。一般的にデ
ータ転送期間とプリチヤージ用トランジスタを導通状態
にする期間は、システムのクロツク・タイミングを適当
に相補的なタイミング関係を持たせることにより得られ
る。
をHighレベルになるようにプリチヤージ用トランジスタ
を導通状態にし、引き抜き回路を非導通状態にする手段
と、データ転送期間にプリチヤージ用トランジスタを非
導通状態にし、データ転送期間までに確定した入力の信
号に従つて出力信号線の電荷を放電するか、ないしはそ
のままの状態を保持する機能を設えている。一般的にデ
ータ転送期間とプリチヤージ用トランジスタを導通状態
にする期間は、システムのクロツク・タイミングを適当
に相補的なタイミング関係を持たせることにより得られ
る。
ダイナミツク回路の特徴は、出力信号線にＮ個の独立
な入力がある場合に、スタテツク回路に比べて素子数の
削減、面積の削減、高速動作などが上げられる。
な入力がある場合に、スタテツク回路に比べて素子数の
削減、面積の削減、高速動作などが上げられる。
VLSIの内では、ワイヤードOR論理やバスとしてダイナ
ミツク回路がよく利用されている。
ミツク回路がよく利用されている。
上記従来技術は、データ転送期間にデータが変化して
しまうと誤動作する。
しまうと誤動作する。
誤動作するパターンを下記に示す。
つまり、誤動作するパターンは、データ転送前のデー
タが“1"で、データ転送期間にデータが“0"に変化した
場合である。
タが“1"で、データ転送期間にデータが“0"に変化した
場合である。
誤動作のメカニズムは、初めにデータが“1"であるた
め出力信号線の電荷を放電してしまうが、その後データ
が“0"に確定した時点で出力信号線の電荷は放電が止ま
る。一度電荷を放電してしまうと電荷は、次のサイクリ
ツクな充電期間まで充電されないため、初めのデータが
伝搬されてしまい誤動作をまねく。
め出力信号線の電荷を放電してしまうが、その後データ
が“0"に確定した時点で出力信号線の電荷は放電が止ま
る。一度電荷を放電してしまうと電荷は、次のサイクリ
ツクな充電期間まで充電されないため、初めのデータが
伝搬されてしまい誤動作をまねく。
さらに、上記従来技術の問題点を解決するための手法
は、データがデータ転送期間までに確定するまでシステ
ムのクロツクサイクルを伸ばすことが考えられる。
は、データがデータ転送期間までに確定するまでシステ
ムのクロツクサイクルを伸ばすことが考えられる。
しかし、高性能なシステムを作る上では、システムの
クロツクサイクルを縮めなければならず、安にクロツク
サイクルを伸ばすのは問題である。
クロツクサイクルを縮めなければならず、安にクロツク
サイクルを伸ばすのは問題である。
本発明の目的は、システムのクロツクサイクルを伸ば
さずに、データ転送期間に転送データが確定する信号の
場合にもデータが正確に伝搬する手段を設けることにあ
る。
さずに、データ転送期間に転送データが確定する信号の
場合にもデータが正確に伝搬する手段を設けることにあ
る。
上記目的は、データ転送期間前に信号線を所定のレベ
ルの電圧にするプリチャージ回路と、データ転送期間に
入力信号に応じて信号線のレベルを変化又は保持させる
引き抜き回路とを有するダイナミック回路において、デ
ータ転送期間中に入力信号が変化して、信号線を所定の
レベルとする状態に確定した場合に、変化した信号線の
レベルを所定のレベルの電圧にするデータ補正回路とを
有することにより達成することがてきる。
ルの電圧にするプリチャージ回路と、データ転送期間に
入力信号に応じて信号線のレベルを変化又は保持させる
引き抜き回路とを有するダイナミック回路において、デ
ータ転送期間中に入力信号が変化して、信号線を所定の
レベルとする状態に確定した場合に、変化した信号線の
レベルを所定のレベルの電圧にするデータ補正回路とを
有することにより達成することがてきる。
また、上記目的はデータ転送期間前にバスを所定のレ
ベルの電圧にするプリチャージ回路と、データ転送期間
に入力信号に応じてバスのレベルを変化又は保持させる
複数の引き抜き回路とを有するダイナミック回路におい
て、データ転送期間中に入力信号が変化して、バスを所
定のレベルとする状態に確定した場合に、変化したバス
のレベルを所定のレベルの電圧にするデータ補正回路と
を有することにより達成することができる。
ベルの電圧にするプリチャージ回路と、データ転送期間
に入力信号に応じてバスのレベルを変化又は保持させる
複数の引き抜き回路とを有するダイナミック回路におい
て、データ転送期間中に入力信号が変化して、バスを所
定のレベルとする状態に確定した場合に、変化したバス
のレベルを所定のレベルの電圧にするデータ補正回路と
を有することにより達成することができる。
また上記目的はデータを保持するレジスタファイル
と、入力されたデータに基づいて演算を実行する演算器
とが第１、第２のデータバスで接続され、データ転送期
間前に上記第１のバスを所定のレベルの電圧にプリチャ
ージする回路とを有するマイクロプロセッサにおいて、
データ転送期間中に入力信号が変化して、第１のバスを
所定のレベルとする状態に確定した場合に、変化した第
１のバスのレベルを所定のレベルの電圧にするデータ補
正回路とを有することにより達成することができる。
と、入力されたデータに基づいて演算を実行する演算器
とが第１、第２のデータバスで接続され、データ転送期
間前に上記第１のバスを所定のレベルの電圧にプリチャ
ージする回路とを有するマイクロプロセッサにおいて、
データ転送期間中に入力信号が変化して、第１のバスを
所定のレベルとする状態に確定した場合に、変化した第
１のバスのレベルを所定のレベルの電圧にするデータ補
正回路とを有することにより達成することができる。
データ補正回路は、確定データを見てデータ転送期間
に出力信号線を再充電するように動作する。
に出力信号線を再充電するように動作する。
それによつて出力信号線は、再びデータ転送期間の初
めの状態と同じ状態となり、確定データを正確に転送す
るようになるので、誤動作することがない。
めの状態と同じ状態となり、確定データを正確に転送す
るようになるので、誤動作することがない。
以下、本発明の一実施例を第１図より説明する。
第１図は入力信号102〜104のどれかを選んで論理回路
107へデータを転送するダイナミツク回路のブロツク図
であり、出力信号線108、データ転送前に出力信号線108
に電荷を充電するためのプリチヤージ回路105、それを
制御する制御線114、データ転送時に出力信号線108の電
荷を放電するかそのまま保存するかを選択する引き抜き
回路101、各引き抜き回路の入力信号102〜104、どの引
き抜き回路を動作させるかを制御する制御線110〜112、
データ転送時にデータが確定した時、データを正確に補
正するデータ補正回路106、２相ノン−オーバーラツプ
クロツク▲▼，▲▼、各制御線110〜112,114を
制御するイネーブル信号120〜122、イネーブル信号120
〜122をクロツクタイミングに合わせて出力するクロッ
クドライバより構成され、このダイナミック回路の次段
には、論理回路107が接続されている。
107へデータを転送するダイナミツク回路のブロツク図
であり、出力信号線108、データ転送前に出力信号線108
に電荷を充電するためのプリチヤージ回路105、それを
制御する制御線114、データ転送時に出力信号線108の電
荷を放電するかそのまま保存するかを選択する引き抜き
回路101、各引き抜き回路の入力信号102〜104、どの引
き抜き回路を動作させるかを制御する制御線110〜112、
データ転送時にデータが確定した時、データを正確に補
正するデータ補正回路106、２相ノン−オーバーラツプ
クロツク▲▼，▲▼、各制御線110〜112,114を
制御するイネーブル信号120〜122、イネーブル信号120
〜122をクロツクタイミングに合わせて出力するクロッ
クドライバより構成され、このダイナミック回路の次段
には、論理回路107が接続されている。
さらに第１図の引き抜き回路101の一例を第２図
（ａ），（ｂ）に、プリチヤージ回路105を（ｃ）に示
す。
（ａ），（ｂ）に、プリチヤージ回路105を（ｃ）に示
す。
第２図（ａ）は、NMOSトランジスタで構成されたもの
であり（ｂ）は、バイポーラトランジスタとMOSトラン
ジスタで組み合せた回路である。（ｂ）の回路は、出力
信号線108の負荷容量が大きい時、高速に引き抜く効果
がある。（ｃ）は、信号線114がアサートされるとPMOS
トランジスタ201のゲートがLOWレベルとなり、導通状態
となり、出力信号線108に電荷を充電する回路である。
であり（ｂ）は、バイポーラトランジスタとMOSトラン
ジスタで組み合せた回路である。（ｂ）の回路は、出力
信号線108の負荷容量が大きい時、高速に引き抜く効果
がある。（ｃ）は、信号線114がアサートされるとPMOS
トランジスタ201のゲートがLOWレベルとなり、導通状態
となり、出力信号線108に電荷を充電する回路である。
さらに第１図のデータ補正回路106の一例を第３図に
示す。第３図は制御線111,112のどちらかがアサートさ
れた時、それに対応した入力信号103,104がLOWレベルの
時PMOSトランジスタが導通して充電する回路である。
示す。第３図は制御線111,112のどちらかがアサートさ
れた時、それに対応した入力信号103,104がLOWレベルの
時PMOSトランジスタが導通して充電する回路である。
第１図のダイナミツク回路の動作について第４図に示
す。ｎステツプ目について考えると、▲▼がLOWレ
ベルで、出力信号線108はプリチヤージ回路105によつて
電荷が充電されHighレベルになる。なお、第４図のｎ−
１ステツプ目のデータ転送時にどれかの引き抜き回路10
1により出力信号線108の電荷が放電されたものとする。
イネーブル線120がアソートされ、かつ入力信号102がLO
Wレベルの場合、▲▼がLOWレベルで、出力信号線10
8はHighレベルが保持される。入力信号102は通常のダイ
ナミツク回路の使用方法と同じであり、▲▼がLOW
になるまえにデータは確定している。これを第４図パタ
ーン３に示す。
す。ｎステツプ目について考えると、▲▼がLOWレ
ベルで、出力信号線108はプリチヤージ回路105によつて
電荷が充電されHighレベルになる。なお、第４図のｎ−
１ステツプ目のデータ転送時にどれかの引き抜き回路10
1により出力信号線108の電荷が放電されたものとする。
イネーブル線120がアソートされ、かつ入力信号102がLO
Wレベルの場合、▲▼がLOWレベルで、出力信号線10
8はHighレベルが保持される。入力信号102は通常のダイ
ナミツク回路の使用方法と同じであり、▲▼がLOW
になるまえにデータは確定している。これを第４図パタ
ーン３に示す。
次にイネーブル線121がアサートされ、かつ入力信号1
03が▲▼の立ち下り以後に“High"から“LOW"に変
化した場合、▲▼がLOWレベルになると、出力信号
線108はLOWレベルに放電されはじめる。入力信号103が
その後“LOW"で確定すると出力信号線108は放電をやめ
る。かつ、データ補正回路106が充電を初めて、出力信
号線108は“High"レベルになる。つまり、入力信号が確
定したデータを正確に出力信号線108に伝えることがで
きる。これを第４図パターン２に示す。なお、データ補
正回路106は充電を初めてから、▲▼が“LOW"レベ
ルの間充電しようと働きつづける。
03が▲▼の立ち下り以後に“High"から“LOW"に変
化した場合、▲▼がLOWレベルになると、出力信号
線108はLOWレベルに放電されはじめる。入力信号103が
その後“LOW"で確定すると出力信号線108は放電をやめ
る。かつ、データ補正回路106が充電を初めて、出力信
号線108は“High"レベルになる。つまり、入力信号が確
定したデータを正確に出力信号線108に伝えることがで
きる。これを第４図パターン２に示す。なお、データ補
正回路106は充電を初めてから、▲▼が“LOW"レベ
ルの間充電しようと働きつづける。
イネーブル線122がアサートされた場合についても同
様であり、第４図パターン１に示す。
様であり、第４図パターン１に示す。
なお、ダイナミツク回路の次段の論理回路107は、出
力信号線108がデータ補正回路106によつて充電が完了す
る時間まで考慮に入れて論理設計されなければならな
い。
力信号線108がデータ補正回路106によつて充電が完了す
る時間まで考慮に入れて論理設計されなければならな
い。
本実施例によれば、▲▼の立ち下がりまでに確定
されている入力信号102、確定していない入力信号103,1
04が１つのダイナミツク回路で動作可能である。
されている入力信号102、確定していない入力信号103,1
04が１つのダイナミツク回路で動作可能である。
なお、本実施例において、データ補正回路106とプリ
チヤージ回路105を組み合わせた回路とすることは容易
に考えられる。
チヤージ回路105を組み合わせた回路とすることは容易
に考えられる。
さらに、本実施例では、入力信号102〜104のどれかを
選んで次段の論理回路107へデータを転送するダイナミ
ツク回路について述べたが、ダイナミツク回路のもう一
つの使い方であるワイヤードOR論理についても同様にし
て容易に考えられる。
選んで次段の論理回路107へデータを転送するダイナミ
ツク回路について述べたが、ダイナミツク回路のもう一
つの使い方であるワイヤードOR論理についても同様にし
て容易に考えられる。
第５図は本発明のもう一つの一実施例であるマイクロ
プロセツサ401のブロツク図であり、ROMデコーダ、加算
器408、レジスタフアイル406、アライナー回路405、バ
イパス回路407、クロツクドライバー、アライナー回路4
05、レジスタフアイル406、バイパス回路407、加算器40
8を結ぶＡバス402、Ｂバス403、Ｃバス404、主記憶とア
ライナー回路405を結ぶデータ線410、Ａバス402、Ｂバ
ス403がダイナミツクバス構成をとるための各ブロツク
の引き抜き回路101、データ転送前にＡバス402、Ｂバス
403に電荷を充電するためのプリチヤージ回路105より構
成されている。
プロセツサ401のブロツク図であり、ROMデコーダ、加算
器408、レジスタフアイル406、アライナー回路405、バ
イパス回路407、クロツクドライバー、アライナー回路4
05、レジスタフアイル406、バイパス回路407、加算器40
8を結ぶＡバス402、Ｂバス403、Ｃバス404、主記憶とア
ライナー回路405を結ぶデータ線410、Ａバス402、Ｂバ
ス403がダイナミツクバス構成をとるための各ブロツク
の引き抜き回路101、データ転送前にＡバス402、Ｂバス
403に電荷を充電するためのプリチヤージ回路105より構
成されている。
第５図のマイクロプロセツサ401の動作は、プログラ
ムにより指定されたROMの内容をデコーダを通して各ク
ロツクドライバーのイネーブル信号として加算器408、
レジスタフアイル406、アライナー回路405、バイパス回
路407を制御する。
ムにより指定されたROMの内容をデコーダを通して各ク
ロツクドライバーのイネーブル信号として加算器408、
レジスタフアイル406、アライナー回路405、バイパス回
路407を制御する。
クロツク▲▼，▲▼は第４図に示し２相ノン
−オーバーラツプ方式とする。
−オーバーラツプ方式とする。
レジスタフアイル406内のR1レジスタとR2レジスタを
加算してい結果をR3レジスタに書く場合、▲▼のタ
イミングでＡバス402、Ｂバス403をプリチヤージ回路10
5により充電し“High"レベルにする。▲▼のタイミ
ングで、レジスタフアイル内のR1レジスタの内容をＡバ
ス402へ、R2レジスタの内容をＢバス403へ転送する。レ
ジスタフアイルの内容は、すでに▲▼のタイミング
で決まつており、従来通りのダイナミツク回路でデータ
を転送できる。加算器408は、次の▲▼の立ち上が
りまでに結果が求まり、▲▼のタイミングでレジス
タフアイル内のR3レジスタに格納される。
加算してい結果をR3レジスタに書く場合、▲▼のタ
イミングでＡバス402、Ｂバス403をプリチヤージ回路10
5により充電し“High"レベルにする。▲▼のタイミ
ングで、レジスタフアイル内のR1レジスタの内容をＡバ
ス402へ、R2レジスタの内容をＢバス403へ転送する。レ
ジスタフアイルの内容は、すでに▲▼のタイミング
で決まつており、従来通りのダイナミツク回路でデータ
を転送できる。加算器408は、次の▲▼の立ち上が
りまでに結果が求まり、▲▼のタイミングでレジス
タフアイル内のR3レジスタに格納される。
アライナー回路405と加算器408の動作も同様である。
加算器408は、内部で２段のパイプラインを実行する
構成とすることで、２倍の性能が得られるのは周知であ
り、この動作を第７図に示す。第７図の（ｂ）はパイプ
ライン方式をとらない場合のレジスタ間演算でり、２サ
イクルで演算が実行できる。
構成とすることで、２倍の性能が得られるのは周知であ
り、この動作を第７図に示す。第７図の（ｂ）はパイプ
ライン方式をとらない場合のレジスタ間演算でり、２サ
イクルで演算が実行できる。
（ａ）はパイプライン方式のとつた場合のレジスタ間
演算であり、１サイクルで演算が実行できる。
演算であり、１サイクルで演算が実行できる。
ここで、ｎ回目の演算結果を次のｎ＋１ですぐに次の
入力データとして使う場合、 バイパス回路407が必要である。つまり、加算器408の
演算結果をＡバス402に入力データとして転送するため
の回路である。
入力データとして使う場合、 バイパス回路407が必要である。つまり、加算器408の
演算結果をＡバス402に入力データとして転送するため
の回路である。
本実施例において、加算器408の演算結果は▲▼
の立ち下がりぎりぎりに確定する。このためＣバス404
をアクセスする時間分だけ、▲▼の立ち下がりに食
いこむ可能性があり、バイパス回路407内にデータ補正
回路409を設けた。
の立ち下がりぎりぎりに確定する。このためＣバス404
をアクセスする時間分だけ、▲▼の立ち下がりに食
いこむ可能性があり、バイパス回路407内にデータ補正
回路409を設けた。
第６図（ａ）にデータ補正回路を示す。また第６図
（ｂ）にデータ補正回路409と引き抜き回路101とを組み
合わせたバイパス回路407を示す。このバイパス回路407
はＡバス402に対してデータ転送期間だけデータを出力
するトライステートゲート501より構成する。さらに第
６図（ｃ），（ｄ）に第６図（ｂ）で示したトライステ
ートゲート501を示す。
（ｂ）にデータ補正回路409と引き抜き回路101とを組み
合わせたバイパス回路407を示す。このバイパス回路407
はＡバス402に対してデータ転送期間だけデータを出力
するトライステートゲート501より構成する。さらに第
６図（ｃ），（ｄ）に第６図（ｂ）で示したトライステ
ートゲート501を示す。
（ｃ）はMOSトランジスタで構成され、（ｄ）はバイ
ポーラトランジスタとMOSトランジスタの組み合せによ
り構成されている。（ｄ）の回路は、Ａバス402の負荷
容量が大きい時、高速に引き抜く効果がある。これによ
り、クロツクのマシンサイクルを伸ばさずにダイナミツ
ク回路を正確に動作できる。
ポーラトランジスタとMOSトランジスタの組み合せによ
り構成されている。（ｄ）の回路は、Ａバス402の負荷
容量が大きい時、高速に引き抜く効果がある。これによ
り、クロツクのマシンサイクルを伸ばさずにダイナミツ
ク回路を正確に動作できる。
なお、本実施例においてバイパス回路407以外の引き
抜き回路101を第２図のMOS回路（ａ）で構成し、バイパ
ス回路407の引き抜き回路101を第２図の（ｂ）の回路で
構成することもでき、これによつてより高速なマイクロ
プロセツサ401を実現できる。
抜き回路101を第２図のMOS回路（ａ）で構成し、バイパ
ス回路407の引き抜き回路101を第２図の（ｂ）の回路で
構成することもでき、これによつてより高速なマイクロ
プロセツサ401を実現できる。
また、本実施例において、Ｂバスにもバイパス回路を
設け、よりフレキシブルな制御を行なうこともできる。
なお、データ補正回路409は、Ａバス、Ｂバス用に独立
に設けてもよいし、２つを組み合わせた回路構成として
設けてもよい。
設け、よりフレキシブルな制御を行なうこともできる。
なお、データ補正回路409は、Ａバス、Ｂバス用に独立
に設けてもよいし、２つを組み合わせた回路構成として
設けてもよい。
本発明によれば、データ転送期間中にデータが確定し
た時、正確にデータが確定できるため、信頼性の向上の
効果がある。
た時、正確にデータが確定できるため、信頼性の向上の
効果がある。
また、本発明によれば、データがデータ転送期間の前
まで確定しなくてもよく、マシンサイクルを短かくで
き、システム全体の性能が向上する。
まで確定しなくてもよく、マシンサイクルを短かくで
き、システム全体の性能が向上する。
第１図は本発明の一実施例のダイナミツク回路のブロツ
ク図、第２図は第１図の引き抜き回路、プリチヤージ回
路を示す図、第３図は第１図のデータ補正回路図、第４
図は第１図のタイミング図、第５図は、本発明の別の実
施例のマイクロプロセツサブロツク図、第６図は第５図
のデータ補正回路図、第７図（ａ）はパイプライン方式
をとらない場合のレジスタ間演算を示す図、（ｂ）はパ
イプライン方式をとつた場合のレジスタ間演算を示す図
である。 101……引き抜き回路、106……データ補正回路、401…
…マイクロプロセツサ、407……バイパス回路。
ク図、第２図は第１図の引き抜き回路、プリチヤージ回
路を示す図、第３図は第１図のデータ補正回路図、第４
図は第１図のタイミング図、第５図は、本発明の別の実
施例のマイクロプロセツサブロツク図、第６図は第５図
のデータ補正回路図、第７図（ａ）はパイプライン方式
をとらない場合のレジスタ間演算を示す図、（ｂ）はパ
イプライン方式をとつた場合のレジスタ間演算を示す図
である。 101……引き抜き回路、106……データ補正回路、401…
…マイクロプロセツサ、407……バイパス回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野尻 辰夫 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 多田 久 茨城県日立市幸町３丁目１番１号 株式 会社日立製作所日立工場内 (72)発明者 中野 哲夫 東京都小平市上水本町1450番地 株式会 社日立製作所コンピュータ事業本部デバ イス開発センタ内 (56)参考文献 特開 昭60−223218（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/00 H03K 19/0175
Claims (5)
- 【請求項１】データ転送期間前に信号線を所定のレベル
の電圧にするプリチャージ回路と、データ転送期間に入
力信号に応じて信号線のレベルを変化又は保持させる引
き抜き回路とを有するダイナミック回路において、 データ転送期間中に入力信号が変化して、上記信号線を
上記所定のレベルとする状態に確定した場合に、変化し
た上記信号線のレベルを上記所定のレベルの電圧にする
データ補正回路とを有することを特徴とするダイナミッ
ク回路。 - 【請求項２】データ転送期間前にバスを所定のレベルの
電圧にするプリチャージ回路と、データ転送期間に入力
信号に応じてバスのレベルを変化又は保持させる複数の
引き抜き回路とを有するダイナミック回路において、 データ転送期間中に入力信号が変化して、上記バスを上
記所定のレベルとする状態に確定した場合に、変化した
上記バスのレベルを上記所定のレベルの電圧にするデー
タ補正回路とを有することを特徴とするダイナミック回
路。 - 【請求項３】請求項１又は２において、 上記データ補正回路をクロックドインバータで構成した
ことを特徴とするダイナミック回路。 - 【請求項４】請求項１、２又は３において、 上記引き抜き回路をMOSトランジスタとバイポーラトラ
ンジスタとの組合せにより構成したことを特徴とするダ
イナミック回路。 - 【請求項５】データを保持するレジスタファイルと、入
力されたデータに基づいて演算を実行する演算器とが第
１、第２のデータバスで接続され、データ転送期間前に
上記第１のバスを所定のレベルの電圧にプリチャージす
る回路とを有するマイクロプロセッサにおいて、 データ転送期間中に入力信号が変化して、上記第１のバ
スを上記所定のレベルとする状態に確定した場合に、変
化した上記第１のバスのレベルを上記所定のレベルの電
圧にするデータ補正回路とを有することを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254749A JP2901620B2 (ja) | 1988-10-12 | 1988-10-12 | ダイナミック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254749A JP2901620B2 (ja) | 1988-10-12 | 1988-10-12 | ダイナミック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103614A JPH02103614A (ja) | 1990-04-16 |
| JP2901620B2 true JP2901620B2 (ja) | 1999-06-07 |
Family
ID=17269343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254749A Expired - Fee Related JP2901620B2 (ja) | 1988-10-12 | 1988-10-12 | ダイナミック回路 |
Country Status (1)
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|---|---|
| JP (1) | JP2901620B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028857B2 (ja) * | 1991-03-29 | 2000-04-04 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223218A (ja) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | ダイナミツクバス回路 |
-
1988
- 1988-10-12 JP JP63254749A patent/JP2901620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103614A (ja) | 1990-04-16 |
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