JP3028857B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】複数個のＭＯＳ電界効果トランジ
スタ及び複数個のバイポーラトランジスタが集積されて
構成されている半導体集積回路装置に関し、特に信号の
インタフェースを高速化するハードウエア構成に関す
る。

【０００２】

【従来の技術】複数個のＭＯＳ電界効果トランジスタ及
び複数個のバイポーラトランジスタが集積されて構成さ
れている半導体集積回路装置において、特に信号のイン
タフェースを高速化するハードウエア構成に関して、例
えば特開昭59−28726 号にはBiCMOSトライステートバッ
ファ回路が開示されている。この回路の高速化のコンセ
プトはＣＭＯＳ回路の電流をバイポーラによって増幅す
ることにより負荷駆動力を高くし、高速に負荷を駆動す
ることにある。

【０００３】その他、ＬＳＩブロック間を接続する配線
ドライバ、レシーバに電流駆動形回路を用いる例とし
て、特開昭61−20346号に記載がある。

【０００４】

【発明が解決しようとする課題】しかし、上記従来技術
はＣＭＯＳ回路と同様にほぼ電源電圧と接地電位の電圧
差に等しい信号振幅を有する。信号振幅が大きいため信
号を反転するために必要な充放電電荷化量が大きく、高
速化に限界がある。さらに、信号振幅が大きいため単位
時間内にながれる電流も大きく、従って、発生するノイ
ズが大きくなる。図１９によって従来技術の問題点を詳
細に説明する。図１９に示したのは、論理ブロック間の
インタフェースに用いられるトライステート出力バッフ
ァ回路（ａ）及び入力回路（ｂ）の一例である。図１９
（ａ）において、２０１は入力端子、２０２はイネーブ
ル端子であり２０２が“Ｈ”の時、出力はハイインピー
ダンスとなり、“Ｌ”の時２０１の反転信号を出力す
る。この出力回路の基本的な考え方は、ＭＯＳトランジ
スタで論理を構成し、バイポーラトランジスタで電流を
増幅し、配線及びファンアウトによる重い負荷を高速に
駆動することである。したがって、この出力回路の信号
振幅はＣＭＯＳ回路にほぼ等しく、電源電位１と接地電
位２の電位差にほぼ等しい。更に厳密に言えば、本回路
の信号振幅Ｖは、電源電位をＶＤＤ、接地電位をＧＮ
Ｄ、バイポーラトランジスタ２０３及び２０４のベース
・エミッタ間電位をＶｂｅとすれば、Ｖ＝ＶＤＤ−ＧＮ
Ｄ−2Vbeとなる。具体的な一例としては、ＶＤＤ＝５
Ｖ，ＧＮＤ＝０Ｖ、Ｖｂｅ＝０.７Ｖであり、この時、
信号振幅はＶ＝３.６Ｖである。このように信号振幅が
３.６Ｖと大きいことが、上述した問題を引き起こす原
因となる。

【０００５】図２０に従来の入出力回路の例を示す。Bi
CMOS出力回路２１１とＣＭＯＳ出力回路２１２およびＢ
ｉＣＭＯＳ入力回路２１３がバス配線２１４に接続され
ている。まず、入力端子２０２が“Ｌ”、入力端子２１
５が“Ｌ”の時、BiCMOS出力回路２１１が選択されＣＭ
ＯＳ出力回路２１２の出力はハイインピーダンスとなっ
ている。この時、バス配線は入力端子２０１の状態に従
って、０Ｖまたは3.6Ｖとなる。また、入力端子２０２
が“Ｈ”、入力端子２１５が“Ｈ”の時、CMOS出力回路
２１２が選択されＢｉＣＭＯＳ出力回路２１１の出力は
ハイインピーダンスとなっている。この時、バス配線は
入力端子２１６の状態に従って、０Ｖまたは５Ｖとな
る。このように、従来の回路方式によれば、バス配線の
信号振幅は５Ｖまたは３.６Ｖ と大きくなる。

【０００６】本発明の目的は、高速動作で、かつ低ノイ
ズの半導体集積回路装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的は、第１、及
び、第２のバスと、第１のバスに接続される出力部と、
第２のバスに接続される入力部とを有する複数のメモリ
セルからなるメモリと、第１のバスに接続される入力部
と、第１，第２のバスに接続される第１，第２の出力部
とを有する所定の演算を行う複数の演算回路と、メモリ
及び演算回路を制御する制御回路とを有し、メモリの出
力部は、ソース・ドレイン路が直列接続された複数の第
１のＭＯＳ電界効果型トランジスタからなり、複数の第
１のＭＯＳ電界効果型トランジスタはメモリの出力信号
及び制御回路からの信号に応答して第１のバスと第２の
電位部との間にソース・ドレイン電流路を形成し、複数
の演算回路のそれぞれの第１の出力部は、ソース・ドレ
イン路が直列接続された複数の第２のＭＯＳ電界効果型
トランジスタからなり、複数の第２のＭＯＳ電界効果型
トランジスタは演算回路の出力信号及び制御回路からの
信号に応答して第１のバスと第２の電位部との間にソー
ス・ドレイン電流路を形成し、複数の演算回路のそれぞ
れの第２の出力部は、ソース・ドレイン路が直列接続さ
れた複数の第３のＭＯＳ電界効果型トランジスタからな
り、複数の第３のＭＯＳ電界効果型トランジスタは演算
回路の出力信号及び制御回路からの信号に応答して第２
のバスと第２の電位部との間にソース・ドレイン電流路
を形成し、メモリの入力部は、ベースが固定電位に設定
され、エミッタが定電流源に接続され、コレクタ・エミ
ッタ電流路が第１の電位部と第２のバスとの間に接続さ
れるバイポーラトランジスタにより構成され、複数の演
算回路のそれぞれの入力部は、ベースが固定電位に設定
され、エミッタが定電流源に接続され、コレクタ・エミ
ッタ電流路が第１の電位部と第１のバスとの間に接続さ
れるバイポーラトランジスタにより構成されていること
により達成することができる。

【０００８】また上記目的は、複数のメモリセルをする
メモリと、所定の演算を行う複数の内部論理回路ブロッ
クと、メモリと複数の内部論理回路ブロックの出力を制
御する制御回路と、メモリからデータを読み出すために
複数の内部論理回路ブロックと接続する第１のデータ線
と、メモリにデータを書き込むために複数の内部論理回
路ブロックと接続する第２のデータ線と、少なくとも１
つの内部論理回路ブロックと接続され、接続された内部
論理回路ブロックからの出力信号を直接第１のデータ線
にバイパスする手段とを有するデータ処理装置であっ
て、バイパス手段は、ソース・ドレイン路が直列接続さ
れた複数のＭＯＳ電界効果型トランジスタからなり、複
数のＭＯＳ電界効果型トランジスタは１つの内部論理ブ
ロック回路の出力信号及び制御回路からの信号に応答し
て出力端子と第２の電位部との間にソース・ドレイン電
流路を形成する少なくとも１つの出力部と、ベースが固
定電位に設定され、エミッタが定電流源に接続され、コ
レクタ・エミッタ電流路が第１の電位部と入力端子に接
続される入力部とを有し、入力部の入力端子と出力部の
出力端子とが第３の信号線で接続されることにより達成
することができる。

【０００９】

【００１０】

【作用】この回路構成によって、小振幅信号インタフェ
ースが可能となることを以下に説明する。まず、入力部
２００の定電流源２０４には常にＩ１の電流が流れてい
る。従って、出力部２０１のスイッチ２０５がオフして
いる場合には信号線207に電流が流れなれないので、入
力部２００のバイポーラトランジスタ２０２のエミッタ
にはＩ１の電流が流れる。このときのバイポーラトラン
ジスタ２０２のベース・エミッタ間順方向電圧をＶＢＥ
１とすると、ＶＢＥ１はＩ１を用いて次の式で表わせ
る。

【００１１】 ＶＢＥ１＝（ＫＴ／ｑ）ｌｎ（Ｉ１／Ｉｓ） ここで、ｑ：電子の電荷量、Ｋ：ボルツマン定数、Ｔ：
絶対温度、Ｉｓ：飽和電流である。つぎに、出力部２０
１のスイッチ２０５がオンしている場合には信号線２０
７にＩ２の電流が流れる。Ｉ２がＩ１に比較して十分大
きくなるように設定すると、入力部２００のバイポーラ
トランジスタ２０２のエミッタには近似的にＩ２の電流
が流れる。このときのバイポーラトランジスタ２０２の
ベース・エミッタ間順方向電圧をＶＢＥ２とすると、Ｖ
ＢＥ２はＩ２を用いて次式で表わせる。

【００１２】 ＶＢＥ２＝（ＫＴ／ｑ）ｌｎ（Ｉ２／Ｉｓ） 入力部２００のバイポーラトランジスタ２０２のベース
は固定電位ＶＢなので、信号線２０７の信号振幅ΔＶは
次式で表わせる。

【００１３】 ΔＶ＝（ＶＢ−ＶＢＥ１）−（ＶＢ−ＶＢＥ２） ＝ＶＢＥ１−ＶＢＥ２ ＝（ＫＴ／ｑ）ｌｎ（Ｉ２／Ｉｓ） −（ＫＴ／ｑ）ｌｎ（Ｉ１／Ｉｓ） ＝（ＫＴ／ｑ）ｌｎ（Ｉ２／Ｉ１） 一例として、Ｉ２＝０，５ｍＡ、Ｉ１＝２０μＡと設定
すると、室温におけるＫＴ／ｑは２６ｍＶなので信号線
２０７の振幅はΔＶ＝８４ｍＶとなる。このように、本
回路構成によれば、従来技術に比較して数十分の１の信
号振幅でのインタフェースが可能となる。また、上式よ
り明らかなように、信号線２０７の振幅ΔＶは入力部の
定電流源に流れる電流Ｉ１と出力部のスイッチを流れる
電流Ｉ２の比で決定されることが分かる。

【００１４】一般に、回路の出力電流をＩ、出力の負荷
容量をＣ、信号振幅をＶとすると回路の遅延時間Ｔは、
Ｔ＝ＣＶ／Ｉと近似的に表すことができる。この式より
明らかなように、回路の遅延時間Ｔは信号振幅Ｖに比例
して小さくなる。ここで重要なことは、信号振幅Ｖが充
分小さい値であれば、回路の出力電流Ｉを小さい値に設
定しても、高速な信号伝搬が可能なことである。このこ
とは、小型な回路で高速な信号インタフェースが可能で
あることを意味している。

【００１５】また、信号線のインダクタンスをＬ、回路
の出力電流をＩとすると、ノイズＶｎは、Ｖｎ＝ＬｄＩ
／ｄｔと表わされ、単位時間に流れる電流量に比例して
いる。信号振幅を十分小さくすれば回路の出力電流Ｉを
小さくできるので、回路に発生するノイズを小さくする
ことができる。

【００１６】

【実施例】次に本発明の実施例を以下詳細に説明する。
図１は本発明の一実施例である半導体集積回路装置であ
る。１０１は複数の論理回路ブロック１０２，１０３，
１０４，１０５を内蔵しており、これらの論理回路ブロ
ックは内部バス１０６によって相互に接続されている。
また、１０７は制御論理回路ブロックであり、論理回路
ブロック１０２〜１０５を制御している。ここで、各論
理回路ブロックの１０２ａ，１０３ａ，１０４ａ，１０
５ａは信号の出力部であり、１０２ｂ，１０３ｂ，１０
４ｂ，１０５ｂが信号の入力部である。各論理回路ブロ
ックの出力部１０２ａ〜１０５ａがＭＯＳトランジスタ
のみで構成されており、入力部１０２ｂ〜１０５ｂが主
としてバイポーラトランジスタで構成されている。上述
したように、従来技術では、ＭＯＳトランジスタで構成
された入力部の電流を出力部のバイポーラトランジスタ
によって増幅することが基本的な考え方であったのに対
し、本発明はＭＯＳトランジスタとバイポーラトランジ
スタの使い方が全く逆になっており、出力部にＭＯＳト
ランジスタを用い、入力部にバイポーラトランジスタを
用いている。図１を更に詳細に示したのが図３である。
同じ記号は、同一の部品に対応している。ここで、１０
２ｂ〜１０５ｂに示したシンボルの詳細回路図は図４に
示している。図３による一実施例では、１０２ａ〜１０
５ａに示すＮＭＯＳトランジスタから信号を出力し、１
０２ｂ〜１０５ｂに示すバイポーラトランジスタからな
る回路により信号を入力してブロック間インタフェース
を行う。本発明実施例の動作原理を図５を用いて説明す
る。まず、回路の構成について詳細に説明する。図５
は、図３における論理回路ブロック１０２から論理回路
ブロック１０３に信号を送る場合の説明図であり、図３
と同じ記号は同一の部品を示している。論理回路ブロッ
ク１０２の出力回路はNMOS503及び５０４で構成されて
おりNMOS503 のゲートは他の論理回路ブロック１０７に
より制御されており、ドレインが出力端子となって、バ
ス配線１０６に接続される。

【００１７】NMOS503はNMOS504と直列接続されNMOS104
のソースが第２の電位部である接地電位端子２に接続さ
れる。NMOS504 のゲートは論理回路ブロック１０２に含
まれる内部論理回路ブロック５０１に接続され、外部論
理回路ブロック１０３に送るべき出力信号を受け取る。
一方、論理回路ブロック１０３では、バイポーラトラン
ジスタ５０５がバス１０６の微小信号をセンスして、内
部論理回路ブロック502に信号を送る。バイポーラトラ
ンジスタ５０５のエミッタが入力端子となってバス１０
６に接続され、ベースが固定電位端子５０６に接続さ
れ、エミッタと抵抗５０７が直列に接地電位端子２に接
続され、コレクタと抵抗５０８が直列に第一の電位部で
ある電源電位端子１に接続される。バイポーラトランジ
スタ５０５によって増幅された信号は端子５０９からエ
ミッタフォロワ５１０により、論理回路ブロック１０３
に含まれる内部論理回路ブロック５０２へと送られる。
次に回路の動作について説明する。まず、論理回路ブロ
ック１０７からの制御信号が“Ｌ”の時、すなわち、信
号線５１２が“Ｌ”の時、NMOS503 はオフとなり出力端
子はハイインピーダンス状態となる。次に、論理回路ブ
ロック１０７からの制御信号が”Ｈ”の時、すなわち、
信号線５１２が“Ｈ”の時、NMOS503 はオンとなり論理
回路ブロックの出力回路５０４は送信可能な状態とな
る。内部論理回路ブロック５０１からの信号５１３が
“Ｈ”の時、NMOS504 には電流Ｉ２が流れる。一方、論
理回路ブロック１０３の入力回路のバイポーラトランジ
スタ５０５のエミッタには常に直流電流Ｉ１が流れてい
るので、結局バイポーラトランジスタ５０５のエミッタ
電流はＩ１とＩ２の和となる。この時の５０５のベース
電流をＩｂとすると、５０５のコレクタ電流Ｉｃは、Ｉ
ｃ＝Ｉ１＋Ｉ２−Ｉｂとなる。通常Ｉ１とＩｂはＩ２に
比較して充分小さい値に設定するので、Ｉｃ＝Ｉ２と近
似できる。したがって、バイポーラトランジスタ５０５
のコレクタ５０９の電圧ＶＩＬは、１の電源電位をＶＤ
Ｄ、抵抗５０８をＲ１とすると、ＶＩＬ＝ＶＤＤ−Ｉ２
・Ｒ１となり、バイポーラトランジスタ５１０のベース
・エミッタ間電圧をＶｂｅとすれば、入力回路の出力端
子５１１の電圧は、ＶＯＬ＝ＶＤＤ−Ｉ２・Ｒ１−Ｖｂ
ｅとなる。逆に内部論理回路ブロック５０１からの信号
５１３が“Ｌ”の時、NMOS504 はオフとなって電流が流
れず、論理回路ブロック１０３の入力回路のバイポーラ
トランジスタ５０５のエミッタには直流電流Ｉ１が流れ
るが、Ｉ１はＩ２に比較して充分小さいのでバイポーラ
トランジスタ５０５は近似的にオフ状態とみなせる。し
たがって、この時の出力端子５１１の電圧ＶＯＨは、Ｖ
ＯＨ＝ＶＤＤ−Ｖｂｅである。また、本発明で最も重要
な値であるバスの信号振幅Ｖｂｕｓは、電流Ｉ１および
電流Ｉ２を用いて次のように表される。

【００１８】 Ｖｂｕｓ＝（ｋＴ／ｑ）ｌｎ（Ｉ２／Ｉ１） ここで、ｑ：電子の電荷量、ｋ：ボルツマン定数、Ｔ：
温度である。具体的な数値例を次に示す。Ｉ１＝２０μ
Ａ，Ｉ２＝０.５ｍＡ，Ｒ１＝３.３ｋオーム，ＶＤＤ＝
３.３Ｖの値をそれぞれ上述の各式に代入すると、ＶＯ
Ｌ＝０.８５Ｖ,ＶＯＨ＝２.５Ｖ ，Ｖｂｕｓ＝８４ｍＶ
となる。この数値例が、既に述べた従来技術の問題点を
解消しているか否かを以下検証する。従来技術の問題点
は、信号振幅が大きく高速化に限界があることであっ
た。従来技術では、信号振幅が3.6Ｖであるのに対し、
本発明では８４ｍＶなので約１／４０の振幅である。明
らかに、信号を反転させるに必要な電荷量が小さく、上
述の（１）式に従って信号の伝搬が大幅に高速化され
る。また、振幅が小さいため出力回路の瞬時の出力電流
を小さくできるので、発生するノイズを小さくできる。

【００１９】次に、本発明を図１の１０２〜１０５の各
論理回路ブロック１個に相当する規模の論理回路ブロッ
ク６１０の内部バスに適用した例を、図６によって示
す。まず、全体の構成を説明する。６０１および６０２
は本発明の低振幅バスであり、６０１がレジスタファイ
ルからデータを読みだし各論理回路ブロックにデータを
取り込むソースバス、６０２が各論理回路ブロックから
の出力結果をレジスタファイルに書き込むターゲットバ
スである。なお、本実施例においてはソースバス６０１
が２ポート、ターゲットバス６０２が１ポートである。
６０３，６０４，６０５は内部論理回路ブロックであ
り、例えば、それぞれが乗算器，除算器，加算器に対応
している。６０６はレジスタファイルであり６０９ａ〜
６０９ｚはＲＡＭあるいはＲＯＭのメモリセルである。
メモリセルのそれぞれは少なくともＭＯＳ電界効果型ト
ランジスタからなる。このレジスタファイルは１ライト
・２リードの３ポート構成となっている。なお、本実施
例は説明が簡単なために３ポート構成の例を挙げたが、
例えば４リード・３ライトの７ポート構成など他のバス
・レジスタファイル構成も可能である。６０３ａ〜６０
６ａ及び６０３ｂ〜６０６ｂは図４に示す入力部であ
り、６０３ｃ〜６０６ｃ及び６０３ｄ〜605dは出力部で
ある。６０７は６０３ｄ〜６０５ｄ及び６０３ｃ〜６０
５ｃを制御する内部制御論理回路ブロックであり、６０
８はレジスタファイルを制御する内部制御論理回路ブロ
ックである。動作原理は上述の実施例と同じであり、本
実施例においても、信号の出力部をＮＭＯＳトランジス
タで構成し、信号の入力部をバイポーラトランジスタで
構成しているため、バス６０１およびバス６０２の信号
振幅が約１００ｍＶと非常に小さい値となる。このこと
により、バスの高速性及び低ノイズ性が得られる。更
に、本発明実施例の他の利点は、６０３ｄ〜６０５ｄに
よってバス６０１へのバイパスが容易に行えることにあ
る。バイパスとは、各内部論理回路ブロック６０３，６
０４，６０５の演算結果を、レジスタファイルに書き込
まず直接ソースバス６０１に送ることである。バイパス
は、各内部論理回路ブロック６０３，６０４，６０５の
演算結果を次の演算ですぐに使いたい時に使用する。バ
イパス時には制御論理回路ブロック６０７より制御信号
が立ち、バイパス回路６０３ｄ〜６０４ｄの内の一つが
選択され、選択された内部論理回路ブロックの演算結果
がバス６０１にバイパスされる。このように本発明実施
例においては、直列接続された２個のＮＭＯＳトランジ
スタによって、極めて簡単にバイパス回路を構成するこ
とができるので、従来技術に比較して、次の利点があ
る。

【００２０】第一に、信号振幅が極めて低振幅なので高
速性・低ノイズ性が実現される。

【００２１】第二に、ＮＭＯＳトランジスタ２個のみの
回路構成なので、出力回路自体のスイッチングが高速で
ある。

【００２２】第三に、本発明では信号振幅が小さく、し
たがって出力回路の出力電流も小さくてよいので、トラ
ンジスタのサイズを大きくする必要が無く、出力回路の
出力容量が小さい。通常、バイパスが必要となるデータ
は数多くあるので、バイパス用の出力回路がバス６０１
に数多くぶら下がることになり、バス６０１の容量はバ
イパス用の出力回路の出力容量に大きく依存している。
すなわち、バイパス用の出力回路の出力容量を小さくす
ることのできる本発明により、バスの容量を小さくする
ことができ、結局バスの高速駆動が実現できる。

【００２３】以上、論理回路ブロック間のインタフェー
スに本発明を適用した実施例を図３に、論理回路ブロッ
クの内部バスに本発明を適用した実施例を図６に示し
た。更に、本発明を実際のマイクロプロセッサに適用し
た例を図９に示す。

【００２４】図において９００はワンチップマイクロプ
ロセッサであり、プログラムカウンタ９０１，命令キャ
ッシュ９０２，データキャッシュ９０３，整数演算器９
０４，実数演算器９０５及びその他の制御論理回路より
構成される。プログラムカウンタ９０１と、命令キャッ
シュ９０２及び整数演算器９０４がデータバス９０６で
接続され、データキャッシュ９０３と整数演算器９０４
がデータバス９０８で接続される。データバス９０６は
プログラムカウンタ９０１又は整数演算器904が命令キ
ャッシュ９０２のアドレスを指定するためのものであ
り、データバス９０７はデータキャッシュ９０３から整
数演算器９０４及び実数演算器９０５にデータを送るも
のであり、データバス９０８は整数演算器９０４がデー
タキャッシュ９０３のアドレスを指定するためのもので
ある。これら９０６，９０７，９０８のデータバスはい
ずれも、負荷容量が重い点、プロセッサの性能を左右す
るクリテイカルパスである点で共通している。従って、
これらのデータバスに本発明を適用することは極めて有
効である。図９に示すように９０６，９０７，９０８の
データバスに本発明の入出力回路を接続するすることに
よって、小振幅信号バスインタフェースが可能となり高
速かが達成される。以上、ワンチップマイクロプロセッ
サの実施例を示したが、本発明は、例えばマルチチップ
モジュール上での複数チップ間インタフェースやウエハ
ースケールインテグレーション上でのブロック間インタ
フェースにも適用可能である。

【００２５】図７は本発明の他の実施例である。本実施
例は、特にレジスタファイル及びバイパス回路に本発明
を適用した例である。７０８，７０９，７１０，７１４
はそれぞれ１個の論理回路ブロックである。このうち、
７０９，７１０は制御論理回路ブロックであり、７０８
はメモリであり処理すべきデータ及び命令が記憶されて
いる。７１４は着目する演算論理回路ブロックである。
７０３,７０４,７０５，７０６は７１４に含まれる内部
論理回路ブロックであり、７０７はレジスタファイルで
ある。７１１ａ〜７１１ｚはＲＡＭあるいはＲＯＭのメ
モリセルである。７１２はレジスタファイルの内容を読
みだし各論理回路ブロックにデータを取り込むソースバ
スであり、７１３は論理回路ブロック７０３〜７０６の
出力結果をレジスタファイルに書き込むターゲットバス
である。本実施例においては、７１２及び７１４のバス
は通常のＣＭＯＳ回路あるいはＢｉＣＭＯＳ回路に等し
い論理回路振幅を持つ。本発明の低振幅バスは７０１，
７０２に用いている。

【００２６】７０３ａ〜７０７ａが本発明の出力部であ
り、７０１ａ，７０２ａが図４に示す本発明の入力部で
ある。以下、動作と特徴について述べる。７０３〜７０
６の内部論理回路ブロックの演算結果は、通常、バス７
１３からレジスタファイルに書き込まれるが、この演算
結果を次のステップの演算ですぐに使用する場合は、低
振幅バイパスバス７０１から直接ソースバス７１２に演
算結果が送られる。また、メモリ７０８からのデータを
直接ソースバス７１２にロードする場合にも、低振幅バ
イパスバス７０１から直接ソースバス７１２にデータが
送られる。更に、レジスタファイルの内容をソースバス
７１２に読みだす場合に低振幅バス７０２を用いるが、
レジスタファイルについては次の実施例で詳細に説明を
する。論理回路ブロック７０３〜７０６の演算結果をソ
ースバスにバイパスする場合には、制御論理回路ブロッ
ク７０９から、７０３〜７０６，７０８の内のどの演算
結果あるいはデータをバイパスするかという制御信号が
くる。この制御信号に従って、７０３ａ〜７０６ａ，７
０８ａの１個が選択され、選択された演算結果あるいは
データが低振幅バス７０１に読みだされる。読みだされ
た演算結果は、701aの入力回路でセンスされ、セレクタ
付きバッファ回路７１５に入力される。一方、レジスタ
ファイルのデータは制御論理回路ブロック７１０の制御
信号に従って、１本が選択され、７１１ａ〜７１１ｚの
内、選択されたデータが低振幅バス702に読みだされ
る。読みだされたデータは７０２ａの入力回路でセンス
され、セレクタ付きバッファ回路７１５に入力される。
セレクタ付きバッファ回路７１５はバイパスからの信号
かあるいはレジスタファイルのデータのどちらかを選択
し、ソースバス７１２に出力する。このような、本発明
実施例の最も大きな効果は、バイパスの高速化・面積縮
小化である。図１９（ａ）に示す従来技術によって、本
実施例のバイパス構成を実現すると、ソースバス７１２
には６個のドライバ回路が接続される。従って、ソース
バス７１２の負荷容量が重くなり、高速なバス駆動がで
きない。また、６個のドライバ回路の占有面積が大きい
ので、全体の面積を大きくしてしまう。一方、本発明実
施例によれば、ソースバス７１２に接続されるドライバ
回路は１個であり、ソースバス７１２の負荷容量を小さ
くできるほか、ドライバ回路の占有面積が小さいので、
全体の面積を小さくできる。なお、本実施例では、説明
上簡単のため１ビットの回路構成について示したが、実
際は複数ビットから構成される。例えば、６４ビットの
構成であれば、図７に示すかいろ構成が６４個繰り返さ
れ、７０９，７１０からのせいぎょ制御線は各ビット共
通に接続され、メモリ７０８からデータ線は各ビット毎
に接続される。

【００２７】図１５は図７実施例の変形例である。図７
では、メモリ７０８からの信号をセンス回路７０１ａを
介してソースバス７１２に出力しているのに対し、図１
５の実施例では、メモリ７０８からの信号とセンス回路
７０１ａの出力信号をセレクタ１５１で選択し、トライ
ステートバッファ１５３からソースバス７１２に出力す
る。これにともない、レジスタファイル７０７のデータ
をソースバス７１２に出力するバッファをトライステー
トバッファ１５２とする。図１５による構成の特徴は、
メモリからのデータをセンス回路７０１ａを介さずにソ
ースバス７１２に出力するので、特にメモリから各論理
回路ブロックへのデータの取り込みを高速に実行するこ
とが可能となる点にある。

【００２８】図１６は図７実施例の他の変形例である。
本実施例では、メモリ７０８、論理回路ブロック７０
４，７０５，７０６の出力信号をセレクタ１６１で選択
し、トライステートバッファ１６２からソースバス７１
２に出力する。これにともない、レジスタファイル７０
７のデータをソースバス７１２に出力するバッファをト
ライステートバッファ１６３とする。図１６による構成
の特徴は、メモリからのデータ及び論理回路ブロック７
０４，７０５，７０６の出力結果をセンス回路７０１ａ
を介さずにソースバス７１２に出力するので、特にメモ
リ及び論理回路ブロック７０４，７０５，７０６から各
論理回路ブロックへのデータ取り込みを高速に実行する
ことが可能となる点にある。

【００２９】図１７は図７実施例の他の変形例である。
本実施例では、論理回路ブロック７０４，７０５，７０
６の出力信号をソースバス７１２に出力しないで直接そ
れぞれの論理回路ブロックに戻し、セレクタ１７１，１
７２，１７３でソースバスのデータとそれぞれの論理回
路ブロックの出力結果を選択した後、各論理回路ブロッ
クに必要なデータを取り込む。図１７による構成の特徴
は、論理回路ブロック７０４，７０５，７０６の出力信
号をセンス回路７０１ａを介さず、しかも負荷容量の重
いソースバスにのせることがないため、特に論理回路ブ
ロック７０４，７０５，７０６の出力データを高速に各
論理回路ブロックに取り込むことが可能となる点にあ
る。

【００３０】図１８は図１７実施例の変形例である。本
実施例では、論理回路ブロック704，７０５，７０６の
出力信号をソースバス７１２に出力しないで直接それぞ
れの論理回路ブロックに戻し、セレクタ１７１，１７
２，１７３でソースバスのデータとそれぞれの論理回路
ブロックの出力結果を選択するとともに、メモリ７０８
及び論理回路ブロック７０３の出力結果とレジスタファ
イルからのデータをセレクタ１８１で選択し、バッファ
７１５からソースバスに出力する。図１８による構成の
特徴は、図１７の特徴に加えて、メモリ７０８及び論理
回路ブロック703から各論理回路ブロックへのデータ取
り込みを高速に実行することが可能となる点にある。

【００３１】本発明をレジスタファイルに適用した実施
例を第８図に示す。本実施例は、２リード・２ライト構
成のレジスタファイルであり、あらゆるビット・ワード
構成が可能であるが、特に多ワード構成のレジスタファ
イルの読みだしの高速化に有効である。また、当然のこ
とながらリード・ライトのポート数も他の構成が可能で
ある。８１０は書き込み可能なメモリセルであり、８１
１ａ，８１１ｂに接続される。また、メモリセルの一部
は書き込み不可能なＲＯＭでも構わない。メモリセル８
１０はアドレス信号Ｗ１ｎ，Ｗ２ｎ，Ｒ１ｎ，Ｒ２ｎに
よって制御される。Ｗ１ｎ、Ｗ２ｎが“Ｈ”となれば書
き込み可能、Ｒ１ｎ，Ｒ２ｎが“Ｈ”となれば読みだし
可能となる。NMOS811a，８１１ｂのドレインはそれぞれ
データ線８０１ａ，８０１ｂに接続され、図４に示すセ
ンス回路８０２ａ，増幅回路803a，バッファ回路８０４
ａを介して、ソースバス８０５ａ，８０５ｂにつなが
る。８０６，８０７はそれぞれ乗算器、ＡＬＵ（Arithm
etic Logic Unit)などの論理回路ブロックである。８０
６，８０７の論理回路ブロックはそれぞれ808a，808bの
ターゲットバスに接続され、演算結果をレジスタファイ
ルに書き込む。以上の構成で、本発明実施例の特徴は、
レジスタファイルのデータ線８０１ａ，801bの信号振幅
が１００ｍＶ程度に小さいことである。このことから、
特にレジスタファイルのワード数が多くデータ線の負荷
容量が重い場合、本発明はレジスタファイルの読みだし
の高速化・低ノイズ化に有効である。なお、本実施例
は、簡単のため１ビットの回路構成について示したが、
実際は数ビットから構成される。例えば、６４ビットの
構成であれば、図８に示す回路構成が６４回繰り返さ
れ、Ｗ１ｎ，Ｗ２ｎ，Ｒ１ｎ，Ｒ２ｎ、の制御線は各ビ
ット共通に接続される。

【００３２】図１０にレジスタファイルの他の実施例を
示す。１本のデータ線１１が枝別れして、２個のセンス
回路１２ａ，１２ｂに接続される。本実施例により、同
一のレジスタファイルの内容を２ヵ所で読み取ることが
可能となる。

【００３３】図１２に本発明入力回路の他の実施例を示
す。基本的な回路構成及び回路動作は図５１０３に示す
回路と同じであるが、以下に述べる５点が異なってい
る。まず、回路構成について図５と異なる点は、第１に
１２１に示すラッチ回路部を有する点、第２に直流電流
を全てカットするためのＭＯＳトランジスタ１２２，１
２３，１２５，１２６及びトランスファーゲート１２４
を有する点、第３にデータをラッチしている期間のみ直
流電流をカットするためのＭＯＳトランジスタ１２７を
有する点、第４にＭＯＳ抵抗１２８，１２９を有する
点、第５に定電圧電源用ダイオード１２０ａを有する点
である。次に回路動作と効果について述べる。第１に１
２１に示すラッチ回路部はＣＫ信号が“Ｈ”時にはセン
ス回路の出力信号の反転信号を出力し、ＣＫ信号が
“Ｌ”時には出力信号の反転信号を保持する。また、回
路１２１の他の機能は、センス回路の出力信号を波形整
形することにある。センス回路の出力端子ＯＵＴＮに出
力される信号は、第１の電源電位をＶＤＤ、第２の電源
電位をＶＳＳとすると、ハイレベルがＶＤＤ−０.８Ｖ
、ロウレベルがＶＳＳ＋１.６Ｖ におおよそ設定され
る。ラッチ回路部はこの信号をハイレベルがＶＤＤ、ロ
ウレベルがＶＳＳとなるフル振幅信号に波形整形する。
第２に、ＭＯＳトランジスタ１２２，１２３，１２４，
１２５，１２６は直流電流を全てカットするための素子
である。直流電流制御端子ＩＤに”Ｌ”の信号が入力さ
れると、ＭＯＳトランジスタ１２２，１２３，１２５が
オンし、ＭＯＳトランジスタ１２６及びトランスファー
ゲート１２４がオフし、回路は、図５にて述べた通常の
動作を行う。直流電流制御端子ＩＤに“Ｈ”の信号が入
力されると、ＭＯＳトランジスタ１２２，１２３，１２
５がオフして直流電流を遮断する。また、ＭＯＳトラン
ジスタ１２６がオンしてノードＯＵＴＮをＶＤＤにプル
アップしてラッチ回路１２１の入力信号を”Ｈ”に保持
する。これは、ノードOUTNの信号レベルが不定となっ
て、ラッチ回路に貫通電流が流れるのを防止するためで
ある。さらに、トランスファーゲート１２４がオンしバ
イポーラトランジスタ１２０ｂのベース・エミッタ間を
ショートしてバイポーラトランジスタ１２０ｂをオフ
し、直流電流経路を遮断する。このような直流電流を遮
断する機能は主にＬＳＩのデバイス特性の評価に用いら
れる。第３に、NMOS127 は、データをラッチしている期
間、直流電流の一部を遮断し回路の消費電力を低減する
ための素子である。まず、直流電流制御端子ＩＤには
“Ｌ”が入力され、NMOS125 はオンしており回路は動作
状態にある。ここで、クロック信号ＣＫが“Ｈ”の時、
本発明回路はデータを高速に伝搬させ、クロック信号Ｃ
Ｋが“Ｌ”の時はデータをラッチする。したがって、ク
ロック信号ＣＫが“Ｈ”の時は回路は高速動作する必要
があるが、クロック信号ＣＫが“Ｌ”の時は回路は高速
動作する必要はない。このラッチ期間を利用して、クロ
ック信号ＣＫが“Ｌ”期間のみ直流電流を低減すること
ができる。NMOS127 のゲートはクロック信号ＣＫによっ
て制御される。クロック信号ＣＫが“Ｈ”の時は、NMOS
127がオンしバイポーラトランジスタ120cのエミッタフ
ォロワ電流を流して、回路は通常に高速動作する。クロ
ック信号ＣＫが“Ｌ”の時は、NMOS127 がオフしバイポ
ーラトランジスタ１２０ｃのエミッタフォロワ電流を低
減する。このような制御により回路の消費電力を軽減す
ることができる。第４に、ＭＯＳ抵抗１２８，１２９を
用いることにより抵抗素子を小型化することができる。
第５に、低電圧ダイオード１２０ａによって、飽和防止
用クランプトランジスタ１２０ｂのベース電圧を図５に
示す回路に比較して低い電圧に設定することができる。
このことにより、ノードＯＵＴＮのロウレベルが下がる
ので、結局ＯＵＴＮの信号振幅を大きくすることができ
る。

【００３４】図１３に本発明入力回路の他の実施例を示
す。図１２と異なる点は、トランスファーゲート１３０
を追加した点である。クロック信号ＣＫが“Ｈ”の期
間、トランスファーゲート１３０はオンとなり、回路は
通常動作する。クロック信号ＣＫが“Ｌ”の期間はデー
タをラッチしているのでデータの入力を行う必要はな
い。したがって、トランスファーゲート１３０をオフ
し、直流電流経路を遮断することができる。このことに
より、更なる低消費電力化が可能となる。図１２，図１
３に示した実施例は、図４に示す回路が用いられる全て
の適用例に適用できる。

【００３５】図１４、１４０に本発明入力回路の他の実
施例を示す。本発明回路ではＰＮＰトランジスタ１４
１，１４２を用いている点に特徴がある。本回路構成に
接続される出力回路は１４３，１４４に示すＰＭＯＳト
ランジスタによって構成する。前述したＮＰＮトランジ
スタによる回路実施例では、出力信号の立ち下がり時間
に比較して、立上り時間が短い。これは、ＮＰＮトラン
ジスタによるエミッタフォロワによるものであるが、図
１４では逆にＰＮＰトランジスタによるエミッタフォロ
ワを用いるため、出力信号の立ち上がり時間に比較し
て、立下り時間が短い特徴がある。

【００３６】図１１にレジスタファイルの他の実施例を
示す。本実施例は、差動型レジスタファイルの一例であ
る。メモリセル２１はポジ・ネガの両方の信号を出力
し、これらの信号は、NMOS22a ，２２ｂのゲートに入力
される。NMOS23はアドレス制御信号Ａ１によって、オン
オフが制御される。差動信号はデータバス２４ａ，24b
により、差動型のセンス回路３０に入力される。この出
力信号は差動増幅回路２６，バッファ回路２７，ソース
バス２９を介して論理回路ブロック２８に送られる。本
発明実施例の特徴は、低振幅データバス２４ａ，２４ｂ
が差動型になっている点である。このことにより、より
強い対ノイズ性を得ることができる。

【００３７】

【発明の効果】以上説明したように、出力部を複数のＭ
ＯＳ電界効果型トランジスタから構成することにより出
力部のスイッチングを高速にし、バイポーラトランジス
タからなる入力部と組み合わせることによって信号振幅
を極めて低振幅にし、高速性・低ノイズ性を実現するこ
とができる。 このように高速性・低ノイズ性を実現でき
るためにバイパス回路を設け、演算結果を次の演算です
ぐ使うことができる半導体記憶装置及びデータ処理装置
を実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の概要を示す図で
ある。

【図２】本発明の入出力回路の概念図である。。

【図３】図１を具体化した半導体集積回路装置を示す図
である。

【図４】本発明の具体的な入力回路を示す図である。

【図５】本発明を論理回路ブロック間に適用した図であ
る。

【図６】本発明を論理回路ブロック内に適用した図であ
る。

【図７】本発明をレジスタファイル及びバイパス回路に
適用した図である。

【図８】本発明をレジスタファイルに適用した図であ
る。

【図９】本発明をマイクロセッサに適用した図である。

【図１０】本発明をレジスタファイルに適用した他の例
を示す図である。

【図１１】本発明をレジスタファイルに適用した更に他
の例を示す図である。

【図１２】本発明の他の具体的な入力回路を示す図であ
る。

【図１３】本発明の更に他の具体的な入力回路を示す図
である。

【図１４】本発明の更に他の具体的な入力回路を示す図
である。

【図１５】本発明をレジスタファイル及びバイパス回路
に適用した他の例を示す図である。

【図１６】本発明をレジスタファイル及びバイパス回路
に適用した更に他の例を示す図である。

【図１７】本発明をレジスタファイル及びバイパス回路
に適用した更に他の例を示す図である。

【図１８】本発明をレジスタファイル及びバイパス回路
に適用した更に他の例を示す図である。

【図１９】従来の入力回路を示す図である。

【図２０】従来の入出力力回路を示す図である。

【符号の説明】

１０１…本発明、半導体集積回路装置、１０２〜１０
５，１０７…論理ブロック、１０６…本発明、信号バ
ス、１０２ａ〜１０５ａ…本発明、入力部、102b〜１０
５ｂ…本発明、出力部、１…電源端子、２…接地端子、
２０１，２０２，２０５…入力端子、２０３，２０４…
バイポーラトランジスタ、２０６…出力端子、３０１…
バイポーラトランジスタ、５０１、５０２…内部論理ブ
ロック、５０３，５０４…ＮＭＯＳ、５０５，５１０…
バイポーラトランジスタ、５０７，５０８…抵抗、６０
１，６０２…内部バス、６０３〜６０５…内部論理ブロ
ック、６０３ａ〜６０５ａ、６０３ｂ〜６０５ｂ…本発
明、入力部、６０３ｃ〜６０６ｃ…本発明、出力部、６
０６…レジスタファイル、６０７，６０８…制御論理ブ
ロック、６０９ａ，６０９ｚ…メモリセル、６１０…本
発明内部バスを有する内部論理ブロック、７０１，７０
２…低振幅信号線、７０１ａ，７０２ａ…本発明、入力
部、７０３〜７０６…内部論理ブロック、７０７…レジ
スタファイル、７０８〜７１０…制御論理ブロック、７
１１ａ〜７１１ｚ…メモリセル、７１２，７１３…信号
バス、７１４…本発明内部論理ブロック、７１５…セレ
クタ付きバッファ回路、８０１ａ，８０１ｂ…低振幅デ
ータ線、８０２ａ…本発明センス回路、８０３ａ…増幅
回路、８０４ａ…バッファ回路、８０５ａ，805b…ソー
スバス、８０６，８０７…内部論理ブロック、８０８
ａ，８０８ｂ…ターゲットバス、８０９ａ，８０９ｂ…
ライト制御トランスファーゲート、８１０…メモリセ
ル、８１１ａ，８１１ｂ…本発明、出力部、８１２ａ，
８１２ｂ，813a，８１３ｂ…制御線、１１…データ線、
１２ａ，１２ｂ…本発明センス回路、13a，１３ｂ…信
号バス、２１…メモリセル、２２ａ，２２ｂ，２３…本
発明、出力部、２４ａ，２４ｂ…低振幅データ線、２５
ａ，２５ｂ…バイポーラトランジスタ、２６…増幅回
路、２７…バッファ回路、２８…内部論理ブロック、２
９…信号バス、３０…本発明センス回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩村 将弘 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平１−279623（ＪＰ，Ａ) 特開 昭63−253425（ＪＰ，Ａ) 特開 平２−103614（ＪＰ，Ａ) 特開 平４−268817（ＪＰ，Ａ) 特開 昭60−175167（ＪＰ，Ａ) 特表 平２−500238（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】第１、及び、第２のバスと、 上記第１のバスに接続される出力部と、上記第２のバス
   に接続される入力部とを有する複数のメモリセルからな
   るメモリと、 上記第１のバスに接続される入力部と、上記第１，第２
   のバスに接続される第１，第２の出力部とを有する所定
   の演算を行う複数の演算回路と、 上記メモリ及び上記演算回路を制御する制御回路とを有
   し、 上記メモリの出力部は、ソース・ドレイン路が直列接続
   された複数の第１の ＭＯＳ電界効果型トランジスタから
   なり、上記複数の第１のＭＯＳ電界効果型トランジスタ
   は上記メモリの出力信号及び上記制御回路からの信号に
   応答して上記第１のバスと第２の電位部との間にソース
   ・ドレイン電流路を形成し、 複数の上記演算回路のそれぞれの上記第１の出力部は、
   ソース・ドレイン路が直列接続された複数の第２のＭＯ
   Ｓ電界効果型トランジスタからなり、上記複数の第２の
   ＭＯＳ電界効果型トランジスタは上記演算回路の出力信
   号及び上記制御回路からの信号に応答して上記第１のバ
   スと第２の電位部との間にソース・ドレイン電流路を形
   成し、 複数の上記演算回路のそれぞれの上記第２の出力部は、
   ソース・ドレイン路が直列接続された複数の第３のＭＯ
   Ｓ電界効果型トランジスタからなり、上記複数の第３の
   ＭＯＳ電界効果型トランジスタは上記演算回路の出力信
   号及び上記制御回路からの信号に応答して上記第２のバ
   スと第２の電位部との間にソース・ドレイン電流路を形
   成し、 上記メモリの上記入力部は、ベースが固定電位に設定さ
   れ、エミッタが定電流源に接続され、コレクタ・エミッ
   タ電流路が第１の電位部と上記第２のバスとの間に接続
   されるバイポーラトランジスタにより構成され、 複数の上記演算回路のそれぞれの上記入力部は、ベース
   が固定電位に設定され、エミッタが定電流源に接続さ
   れ、コレクタ・エミッタ電流路が第１の電位部と第１の
   バスとの間に接続されるバイポーラトランジスタにより
   構成されていることを特徴とする半導体記憶装置。
2. 【請求項２】請求項１において、 上記制御回路は、上記メモリセルの出力を制御する第１
   の制御回路と、上記演算回路を制御する第２の制御回路
   からなることを特徴とする半導体記憶装置。
3. 【請求項３】複数のメモリセルを有するメモリと、 所定の演算を行う複数の内部論理回路ブロックと、 上記メモリと複数の上記内部論理回路ブロックの出力を
   制御する制御回路と、 上記メモリからデータを読み出すために上記複数の内部
   論理回路ブロックと接続する第１のデータ線と、 上記メモリにデータを書き込むために複数の上記内部論
   理回路ブロックと接続する第２のデータ線と、 少なくとも１つの上記内部論理回路ブロックと接続さ
   れ、接続された上記内部論理回路ブロックからの出力信
   号を直接上記第１のデータ線にバイパスする手段とを有
   するデータ処理装置であって、 上記バイパス手段は、ソース・ドレイン路が直列接続さ
   れた複数のＭＯＳ電界効果型トランジスタからなり、上
   記複数のＭＯＳ電界効果型トランジスタは１つの上記内
   部論理ブロック回路の出力信号及び上記制御回路からの
   信号に応答して出力端子と第２の電位部との間にソース
   ・ドレイン電流路を形成する少なくとも１つの出力部
   と、ベースが固定電位に設定され、エミッタが定電流源
   に接続され、コレクタ・エミッタ電流路が第１の電位部
   と入力端子に接続される入力部とを有し、上記入力部の
   入力端子と上記出力部の出力端子とが第３の信号線で接
   続されたことを特徴とするデータ処理装置。
4. 【請求項４】請求項３において、 上記制御回路は、上記メモリセルの出力を制御する第１
   の制御回路と、上記演算回路を制御する第２の制御回路
   からなることを特徴とするデータ処理装置。
5. 【請求項５】請求項３において、 上記データ処理装置が同一基板上に配置されていること
   を特徴とするデータ処理装置。