JPH02500238A

JPH02500238A - カスコード構成の高速電子回路

Info

Publication number: JPH02500238A
Application number: JP63506304A
Authority: JP
Inventors: 宏濱野; 雨宮　泉美; 拓司山本; 北相模　博夫; 毅井原
Original assignee: 富士通株式会社
Priority date: 1987-07-29
Filing date: 1988-07-28
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】カスコード構成の高速電子回路技術分野本発明はカスコード構成の電子回路に係り、特に高速および／または広帯域周波数で動作できる電子回路に関する。

背景技術高速データ通信システムなどのデータ処理システムの最近の技術的進歩は高速および／または広帯域周波数でデータ処理が可能な改良式電子回路を必要としている。特に、例えば光フアイバデータ通信システムでは１．６ギガビツト／秒（Ｇｂｓ）以上の超高速データ伝送が試みられており、周波数範囲が非常に広い光フアイバケーブルの伝搬速度限界まで伝送速度を増加させる開発が進行している。

このような高速動作を実現するには、広周波でのマージンや高安定性を考慮′しなければならず、また、このような電子回路に適用される回路要素の慎重な選択とか、最良の回路構ａの設計、ストレイキャパシタンスやストレイインダクタンスなどの悪影響の除去などの多くの事項について検討がなされなければならない。インタフェース回路やレベルシフト回路、弁別回路などの高速データ伝送システムに多種類の電子回路が応用されている。しかしながらこのような従来の電子回路は未だ満足な性能を与える段階には達していないのが現状である。従来の電子回路について特定の例によ゛り以下に説明する。

発明の開示本発明の目的は、高速動作時間、広周波領域、および／または大きな安定性を有する改良式電子回路を提供することにある。

本発明の他の目的は高速動作可能な改良式インタフェース回路を提供することにある。

本発明の更に他の目的は、広い周波数領域にわたって大きな安定度を有する改良式レベルシフト回路を提供することにある。

本発明のなお他の目的は信号レベルを高精度で弁別できる改良式弁別回路を提供することにある。

本発明の他の目的は多くのファンアウトを有する改良式信号分配回路を提供することにある。

本発明の他の目的は多くのファンインを有する改良式信号合成回路を提供することにある。

本発明の他の目的は広い周波数制御可能領域を有する改良式周波数帯域制御回路を提供することにある。

本発明の第１の側面によれば、その高速電子回路は、少なくとも１つの入力トランジスタを備え、そのエミッタが動作的に接地され、且つそのベースが入力信号を受けてなる電流駆動回路と、少なくとも１つの負荷トランジスタを備え、そのエミッタが上記入力トランジスタのコレクタに接続され、且つそのベースが動作的に接地されてなる負荷トランジスタ回路と、更に上記エミッタに接続されたバイアス電流源とを具備し、上記バイアス電流源から供給される電流は負荷トランジスタに供給され、負荷トランジスタがオンになされたときこの負荷トランジスタがそのベース・エミッタ間電圧をオフになされた場合に負荷トランジスタのベース・エミッタ間電圧を維持するものである。

上記バイアス電流源は負荷トランジスタのエミッタと接地の間に接続された電流ミラー形電流源回路より構成される。

或いは、このバイアス電流源は負荷トランジスタのエミッタと接地の間に接続された少なくとも１つの抵抗器からなる。

高速電子回路は更に負荷トランジスタのベースと接地の間に接続されたバイアス電圧源を備える。

本発明の第２の側面によれば、高速電子回路の他に、少なくとも１つの負荷抵抗器を有するインタフェース回路が設けられ、上記負荷抵抗器は負荷トランジスタのコレクタに接続されて入力信号に対応する電圧信号を出力し、更に電流駆動回路の入力トランジスタのコレクタと負荷トランジスタのエミッタとの間に接続された少なくとも１つの転送ラインが設けられる。

入力信号は高レベルと低レベルの間を論理的に変化するデータ信号である。

電流駆動回路は入力トランジスタと入力抵抗器を備え、入力トランジスタのベースは入力信号を受け、入力抵抗器は入力トランジスタのエミッタと接地の間に接続される。負荷トランジスタ回路は負荷トランジスタを備え、この負荷トランジスタのエミッタは入力トランジスタのコレクタに接続され、且つそのコレクタは負荷トランジスタに接続されてこのコレクタと負荷抵抗器が共通接続される点から出力信号を出力する。電流ミラー形電流源回路は、コレクタを負荷トランジスタのエミッタに接続された第１電流源トランジスタと、自身の第１端子に電源を供給される第１電流源抵抗器と、コレクタを第１電流源抵抗器の第２端子と自身のベースに接続された第２電流源抵抗器とを備えてなり、第１および第２電流源トランジスタのベースは共通接続され、更に第１および第２電流源トランジスタのエミッタと接地の間にそれぞれ接続された第２および第３電流源トランジスタを備えてなる。或いは電流源回路は負荷トランジスタのエミッタと接地の間に接続された電流抵抗器を備える。

電流駆動回路は、並列接続され、且つ自身のベースに接続された２つの入力信号に応じて差動動作する第１および第２人力トランジスタと、これら第１および第２人力トランジスタのエミッタと接地の間に接続された電流源とを備える。負荷トランジスタ回路は第１および第２負荷抵抗器を備え、第１負荷トランジスタのエミッタは第１人力トランジスタのコレクタに接続され、第２負荷トランジスタのエミッタは第２人力トランジスタのコレクタに接続され、更に第１および第２負荷トランジスタのベースは共通接続されると共に動作的に接地される。上記インタフェース回路は更にそれぞれ第１および第２負荷トランジスタのコレクタに接続された２つの負荷抵抗器を備えて、コレクタと負荷抵抗器が共通接続される点から２つの出力信号を出力する。電流ミラー形バイアス電流源回路は、並列に接続された第１〜第３電流源トランジスタヲ備え、第１および第２電流源トランジスタのコレクタは第１および第２負荷トランジスタのエミッタにそれぞれ接続され、第１端子で高圧電源を供給される第１電流源抵抗器を備え、この抵抗器の第２端子は第３電流源トランジスタのコレクタに接続され、第３電流源トランジスタのベースはそのベースに接続され、このベースは第１および第２電流源トランジスタのベースに共通接続され、更に第１〜第３電流源トランジスタのエミッタと接地の間にそれぞれ接続された第２〜第４電流源抵抗器を備える。或いは、この電流源回路は負荷トランジスタのエミッタと接地の間にそれぞれ接続された２つの抵抗器からなる。

本発明の第３の側面によれば、レベルシフト回路が更に設けられ、この回路は更に高速回路の他に負荷トランジスタのコレクタに接続された少なくとも１つの負荷抵抗器を有する負荷抵抗回路を備″え、且つエミッタと負荷トランジスタのベースの間に接続されたバイアス電流源が負荷抵抗器を流れる電流を供給する少なくとも１つの電流源を有してこの電流と負荷抵抗器の抵抗により定められる値だけ出力信号レベルをシフトさせることを特徴とする。

上記インタフェース回路のものに類似したレベルシフト回路の多くの変形を得ることができる。

本発明の第４の側面によれば、レベルシフト回路に加えてラッチ回路を更に有する信号弁別回路が設けられ・、このラッチ回路は負荷抵抗回路に接続され、また電流駆動源は差動形回路として形成され、負荷トランジスタ回路は並列接続の２つの負荷トランジスタとこれらのトランジスタに接続されて負荷抵抗器におけるレベルシフト値としての電圧降下量を変化させる２つの電流源とを備えている。

本発明の第５の側面によれば、当該電子回路の応用として信号分配回路が設けられ、この回路においては複数の負荷トランジスタの各々および複数の負荷抵抗器の各々が直列に接続され、これらの直列接続回路は直列に接続され、電流駆動回路とバイアス電流源は互いに並列に接続され且つ負荷トランジスタ回路と負荷抵抗器が直列に接続された回路の端部に接続される。或いは本発明の第５の側面によれば、当該電子回路の応用としての信号分配回路が更に設けられ、この回路においては複数の負荷トランジスタ回路の各々および複数の負荷抵抗器の各々が接続され、直列接続回路が並列に接続され、電流駆動回路およびバイアス電流源が並列に接続され且つ並列接続回路の共通接続点に接続される。

本発明の第６の側面によれば、当該電子回路の応用として信号合成回路が設けられ、この回路においては、複数の電流駆動回路が並列に接続され、各々の電流駆動回路は合成されるべき入力信号を受け、負荷トランジスタ回路と負荷抵抗器が直列に接続されて合成信号を出力し、更にバイアス電流源と負荷トランジスタ回路の負荷トランジスタのエミッタが並列接続電流駆動回路の共通接続点に接続される。

本発明の第７の側面によれば、周波数帯域制御増幅回路が設けられ、この回路は、少なくとも１つの増幅トランジスタとこの増幅トランジスタのエミッタと接地の間に接続された少なくとも１つのエミッタ抵抗器とを有し、増幅トランジスタのベースが入力信号を受信してなる増幅回路と、少なくとも１つの負荷トランジスタを有し、このトランジスタのベースが動作的に接地され、且つそのエミッタが動作的に接地され、このエミッタは更に増幅トランジスタのコレクタに接続されてなる負荷トランジスタ回路と、負荷トランジスタのコレクタと高圧電源の間に接続された少なくとも１つの負荷抵抗器と、更にキャパシタンスを有し、且つ増幅トランジスタのコレクタと負荷トランジスタのエミッタとの共通接続点に接続された周波数制御回路とを備える。負荷トランジスタのコレクタと負荷抵抗器の共通接続点から出力信号が出力され、更に出力信号の周波数帯域は周波数制御回路のキャパシタンスに応じて変化される。

図面の簡単な説明第１ａ図〜ｌｄ図は従来のインタフェース回路の回路図、第２ａ図および２ｂ図は第１ａ図〜１ｄ図に示されたインタフェース回路の周波数特性を表わすグラフであり、第３図は本発明によればインタフェース回路に先行するインタフェース回路の原理的な回路図、第４図は第３図に示されたインタフェース回路の周波数特性を示すグラフ、第５ａ図および５ｂ図は第３図に示されたインタフェース回路の特定の回路図、第６ａ図および６ｂ図は第３図の出力信号の立上りおよび立下り波形を示すグラフ、第７ａ図および７ｂ図は第３図に示されたインタフェース回路の立上りおよび立下り動作を説明する回路図、第８ａ図および８ｂ図は本発明によるインタフェース回路の原理を示す回路図、第９ａ図および９ｂ図は第８ａ図および８ｂ図の出力信号の立上りおよび立下り波形を示すグラフ、第１０ａ図〜１０ｄ図は本発明によるインタフェース回路の実施例の回路図、第１１図および１２図は従来のレベルシフト回路の回路図、第４３図は第１１図に示されたレベルシフト回路の周波数特性を示すグラフ、第１４図は本発明によるレベルシフト回路の原理を示す回路図、第１５図は本発明によるレベルシフト回路の実施例の回路図、第２５図〜２７図図および２３ｂ図は本発明の信号弁別回路の信号弁別を示す図、第２４図は本発明の信号弁別回路の原理を示す回路図、第２５図〜２７図は本発明による信号弁別回路の実施例の回路図、第２８図および２９図は従来の信号弁別回路の回路図、第３０図および３１図は本発明による信号弁別回路の原理を示す回路図、第３２図〜３７図は本発明による信号弁別回路の実施例の回路図、第３８図および３９図は従来の信号合成回路の回路図、第４０図は本発明による信号合成回路の原理を示す回路図、第４１図〜４３図は本発明による信号合成回路の実施例の回路図、第４４図は光中継器のブロック図、第４５図および４６図は従来の周波数帯域制御および増幅回路の回路図、第４７図は第４５図および４６図に示された周波数帯域制御および増幅回路の等価回路、第４８図は第４７図に示した回路の周波数特性を示すグラフ、第４９図は本発明による周波数帯域制御および増幅回路の原理を示す回路図、第５０図は第４″９図の周波数帯域制御および増幅回路の周波数特性を示すグラフ、第５１図〜５３図は本発明の実施例の回路図、等価回路図、および周波数特性のグラフを示す図、第５４図および５５図は第５１図に示した回路の変形の回路図、第５６〜５８図は本発明の他の実施例の回路図、等価回路図、および周波数特性のグラフを示す図、第５９図および６０図は第５６図に示した回路゛の変形の回路図、第６１図〜６３図は本発明による周波数帯域制御回路の更に他の実施例の回路図、等価回路図、および周波数特性のグラフを示す図、第６４図〜６６図は第６１図に示した回路の変形の回路図、第６７開始よび６８図は本発明による周波数帯域制御および増幅回路の更に他の実施例の回路図である。

発明を実施するための最良の形態先ず、本発明の電子回路の１つとしてのインタフェース回路について説明する。

本発明のインタフェース回路の説明の前に図面により従来のインタフェース回路を説明する。

第１ａ図〜ｌｄ図は従来のインタフェース回路を示す。第１ａ図は開放エミッタ形インタフェース回路を示し、第」ｂ図はエミッタフォラ形インタフェース回路を示し、第１Ｃ図はオーブンコレクタ形インタフェース回路を示し、更に第１ｄ図は差動、オーブンコレクタ形インタフェース回路を示す。図中、符号ＣＨＩは伝送側集積回路（ＩＣ）チップを示し、ＣＨ２は受信側ＩＣチップを示し、Ｑ、Ｑ、およびＣ２はｎＰｎ形トランジスタを示し、Ｒ，Ｒ，、およびＲ１２は抵抗器を示し、Ｃ８は定電流源を示し、１．１１．および１２はデータ転送線を示し、更にＣ，Ｃ，およびＣ２はストレイコンデンサを示す。ＩＣチップＣＨＩはデータ伝送側に設けられ、ＩＣチップＣＨ２はデータ受信側に設けられ、データ伝送線ｌまたは！、および１２はそれらの間に設けられる。ストレイコンデンサＣまたはＣ３およびＣ２はデータ転送線ｌまたは１２Ｉおよび１２に接続される。

第１の図に示したオーブン・エミッタ形インタフェース回路は電圧信号伝搬形インタフェース回路である。伝送側ＩＣチップＣＨＩの入力インピーダンスは低く、受信側ＩＣチップＩＣ２の入力インピーダンスは高い。利得が３ｄＢ低い周波数帯域ｆ−３ｄＢは次の式により表わされる。

但し、Ｃ３はストレイ・コンデンサＣまたはＣ１およびＣ２のキャパシタンス、ｒ＠はトランジスタＱまたはＱ、およびＣ２のエミッタ抵抗である。

第２ａ図は第１ａ図に示したオープン形インタフェース回路の周波数特性を示す。図において、曲線ＣＶＩ□は、ストレイキャパシタンスＣｓが０．５ｐＦのときの周波数特性を示し、曲線ＣＶｉｂはストレイキャパシタンスＣｓが５ｐＦのときの周波数特性を示す。エミッタ抵抗ｒＥが小さいので、ストレイコンデンサによる影響は減少し、利得が３ｄＢ低下する周波数帯域が広くなり、従ってピーキングなどの歪みが発生する。

第１ｂ図に示したエミッタ・フォロワ形インタフェース回路にも上記のような問題点がある。

第１ｃ図および１６図において、負荷抵抗器Ｒ１またはＲ１１およびＲＩ２はストレイコンデンサに並列に接続されるので、周波数ｆ−３ｄＢは次のようになる。

但し、ＲＬは負荷抵抗器Ｒ１またはＲ１１およびＲ１２の抵抗を表わす。

第２ｂ図は第１Ｃ図および１６図に示したインタフェース回路の周波数特性を示す。第２ｂ図において、曲線ＣＶ２．。

ＣＶ２ｂ、およびＣＶ２ｅは、ストレイキャパシタンスＣｓがそれぞれ０．１　ｐＦ、０．５ｐＦおよび１．　ＯｐＦの場合の周波数特性を示す。負荷抵抗器Ｒ，またはＲｌ　１およびＲ１２の抵抗ＲＬは、所定の振幅を持つ出力信号Ｓ。ＵアまたはＳ。ＬＩＴＩおよびＳ。Ｌｌア２が与えられなければならず、またストレイキャパシタンスＣｓによる影響が第２ｂ図に示したように排除できないなどの理由により、あまり小さくすることはできない。

本願発明者らはこのようなストレイキャパシタンスによる悪影響を確実に排除できる新規なインタフェース回路を案出した。（「インタフェース回路Ｊ　、１９８６年６月２０日付日本特許庁提出、１９８８年１月６日付ＪＰＡ　６３−１２１１として公開。）第３図はこのインタフェース回路の原理を示し、伝送側ＩＣチップＣＨＩの電流駆動源ＩＤと、ベースを接地し、エミッタを転送ラインｌを通して電流駆動源ＩＤに接続したｎｕｎ形トランジスタＱと、受信側ＩＣチップＣＨ２の負荷抵抗器Ｒとから構成される。ストレイコンデンサＣは転送ラインｌに接続される。電流駆動源ＩＤから抽出される電流Ｉｄは次の式により定められる。

Ｉ、＝Ｉ。＋Ｉ　ｇｍ　・・・　（３）但し、１．はストレイコンデンサＣにより供給される電流であり、Ｉ　ｇｍはトランジスタＱにより供給される電流である。

出力信号Ｓ。ｕ７の出力電圧ＶＯＵＴは次のように表わされる。

Ｖｏｕｔ　＝ＲＬ−Ｉ　ｇｍ　・（４）但シ、ＲＬは負荷抵抗器Ｒの抵抗である。

ストレイコンデンサＣで生成される電圧ＶＣは、但し、ＣｓはストレイコンデンサＣのキャパシタンスであり、ｇ、はトランジスタＱの相互コンダクタンスである。

従って、上記の式（３）〜（５）から、出力信号ｓ　ｏｕｔの出力電圧Ｖ。ｕ７は次の式により表わされる。

ｓ結果として、利得が３ｄＢ低下する周波数ｆ　−３ｄＢは次の式に第４図は第３図に示したインタフェース回路の周波数特性を表わすグラフである。図において、曲線ＣＶ３．とＣＶ３．は、ストレイキャパシタンスＣＳがそれぞれ１ｐＦおよび５ｐＦのときの周波数特性を示す。更に具体的には、電流駆動源ＩＤの直流電流成分が２ｍＡのときは、抵抗１／ｇ、は１３Ωであり、またストレイキャパシタンスが１ｐＦのときは、周波数ｆ　−ｓｄｗ。

は１２ギガヘルツ（Ｇ）Ｉｚ）である。第３図に示したこのインタフェース回路は、約１０ＧＨｚの信号転送時に約１ｐＦのストレイキャパシタンスＣｓによりほぼ影響されないことは明らかである。

第５ａ図および５ｂ図は第３図に示したインタフェース回路の特定の回路を示したものである。第５ａ図に示した回路は電流駆動源ＩＤからなり、この電流駆動源はｎＰｎ形トランジスタＱ、と、一方の端子をトランジスタＱ１のエミッタに接続し、他方の端子を接地可能な低電圧源ＶＥＥに接続したエミッタ抵抗器から構成される。この回路は更に、エミッタを伝達ラインｌを通してトランジスタＱ１のコレクタに接続し、ベースにバイアス電圧源Ｖ！ｌを供給されたｎＰｎ形トランジスタＱ２と、高圧電源Ｖ　ｃｃとトランジスタＱ２のコレクタの間に接続された負荷抵抗器Ｒ２とから構成される。ＩＣチップＣＨＩにおいては入力信号ＳＩＮがトランジスタＱｌのベースに供給され、またＩＣチップＣＨ２では、負荷抵抗器Ｒ２とトランジスタ０２のコレクタが共通接続される点から出力信号Ｓ。Ｕアが出力される。ストレイコンデンサＣは伝達ラインｌに接続される。

第５ａ図に示したインタフェース回路は「カスコード構成」をなしている。これは、トランジスタＱ１のエミッタが抵抗器Ｒ１を通して接地され、トランジスタＱ１のコレクタおよびトランジスタＱ２のエミッタが接続され、またトランジスタＱ２のベースがバイアス電圧源■８を通して接地されることによる。一般に、上記のように構成されたカスコード増幅器は、入力信号側と負荷側が分離され、内部帰還が小さく、従って高速動作が可能なので、高周波増幅に使用される。カスコード増幅器の全利得は、第１ステツプにおける負荷が第２ステツプにおける入力トランジスタの抵抗器、即ち入力トランジスタの非常に小さなエミッタ抵抗ｒ６なので、負荷トランジスタの利得に等しい。前記の引例ＪＰＡ　６３−１２１１では、カスコード構成の上記の高速動作の特徴およびミラー効果によるストレイコンデンサに起因し、負荷トランジスタのベースを接地することにより得られる悪影響の除去などが高周波で動作するインタフェース回路で使用される。

第５ｂ図において、電流駆動源ＩＤは差動形トランジスタ対ＱｌｌとＱ１２および定電流源Ｃ８により構成される。この負荷（出力）回路は更に、１対のトランジスタＱ２１とＱ２２．１対の負荷抵抗器Ｒ２１とＲ２□、およびバイアス電圧源Ｖｓを備える。トランジスタＱｌｌとＣＨ２のエミッタ、およびトランジスタＱ２１とＱ２２のベースはバイアス電圧源Ｖ、を通して接地される。従ゲ乙第５ｂ図に示したこのインタフェース回路はカスコード構成をなす。

ＪＰＡ　６３−１２１１に示したインタフェース回路は、上記のような特徴を有するものであるが、なお、入力信号Ｓ　ＩＮが大振幅、例えば８００ｍν以上になると高周波領域でストレイキャパシタンスが大きくなるという問題点を有する。

第６ａ図および６ｂ図は第３図に示したインタフェース回路の、シミュレーションにより得られた応答特性のグラフを示したものである。第６ａ図は曲線ＤＷにより表わされる駆動信号、即ち入力信号Ｓ　ＩＮに対する出力信号Ｓ。ｕアの立上り波形を示し、ｉ６ｂ図は駆動波形に対する立下り（下降）波形を示す。第６ａ図において、曲線ＣＶ４．〜ＣＶ４．は、ストレイキャパシタンスがそれぞれ０．１ｐＦ、　０．５ｐＦ、　１．０ｐＦおよび５．０ｐＦのときの出力信号Ｓ。Ｌｌアの立上り波形を示す。立上り時間の変動は小さいが、ストレイキャパシタンスのために大きなリンギンが現われている。第６図においては、曲線ＣＶ５．〜ＣＶ５ｄは、ストレイキャパシタンスがそれぞれ０．０ｐＦ、０．１ｐＦ、　０．５ｐＦ、および１．０　ｐＦのときの出力信号Ｓ。ｕアの立下り波形を示す。立下りの開始点はストレイキャパシタンスのために大きく変動し、リンギングも大きくなっている。

次に、上記の問題点を、第３図に示したインタフェース回路に対応する第７ａ図および７ｂ図に示した回路により説明する。先ず、大きな振幅を持ち、低レベルから高レベルに変化する入力信号Ｓ　ＩＮが電流駆動源ＩＤに供給されたときの動作についてｉ７ａ図により説明する。高レベル入力信号ＳＩＮを受けると、電流駆動源ＩＤ、特にこの電流駆動源のトランジスタがオンされる。その結果、負荷トランジスタＱもオンされ、電流駆動源ＩＤにオン電流Ｉ。Ｎを供給する。トランジスタＱのベースとエミッタ間の電圧ＶｌｌＥはこれらのベースとエミッタを流れる電流、即ちオン電流工いに応じて変化する。

この電流が０．１　ｍＡ以上になると、負荷トランジスタＱのベース・エミッタ電圧Ｖ♂Ｅは約０．８Ｖになる。転送ラインｌと接地の間の電圧ＶＩはＶｔ　＝Ｖ、−Ｖ、Ｅで与えられる。但し、ＶｌｌはトランジスタＱのベース電圧を示す。オン電流Ｉ。Ｎが流れ始めると、ストレイコンデンサＣは、電圧Ｖ７が■、＝ ■□になるまで放電され、これは第６ａ図に示したように立上り波形に歪を与える。第２に、入力信号Ｓ　ＩＮが高レベルから低レベルに変化したときの動作について第７ｂ図により説明する。電流駆動回路の入力トランジスタがオンにされ、負荷トランジスタＱがオフにされる。その結果、負荷トランジスタＱから駆動源ＩＤに供給されるオフ電流Ｉ。ＦＦはほぼＯｍＡになり、電圧Ｖ、はＯＶになる。従って、転送ラインｌの電圧Ｖ７はＶ、になる。ストレイコンデンサＣは電圧（Ｖ。

Ｖ！ｌＥ）がＶｍになるまで充電される。これは第６ｂ図に示したように立下り波形に歪をもたらす。即ち、転送ラインｌの電圧Ｖｔは電圧ＶＢＥ！＝ｉ０．８ ■だけ変化し、またストレイコンデンサＣは転送ライン電圧Ｖｚの変化に従って充放電される。立下りエツジおよび立上りエツジの遅延時間ｔｄは次の式により表わされる。

但し、■６は電流駆動源ＩＤを流れる電流を表わす。

ここで、本発明のインタフェース回路の原理について、第８ａ図および８ｂ図により説明する。これらの図に示したインタフェース回路は転送ライン電圧Ｖｚの変化を排除し、従ってストレイコンデンサＣの充放電を排除して立上りおよび立下り時間を短かくする。

第８ａ図において、インタフェース回路は伝送側ＩＣチップＣＨＩに電流駆動源ＩＤを備える。このインタフェース回路は更に受信側ＩＣチップＣＨ２において負荷（出力）トランジスタＱと負荷抵抗器Ｒを備える。チップＣＨＩとＣＨ２の間には転送ラインβが設けられ、ストレイコンデンサＣがこの転送ラインβに接続される。電流駆動回路ＩＤはエミッタを接地した入力トランジスタ（回路）を備える。負荷トランジスタＱのベースは入力トランジスタのコレクタに接続され、そのベースは接地される。以上の回路構成は第３図に示したインタフェース回路のものとほぼ同じであり、従って第８ａ図に示したインタフェース回路はカスコード構成を有する。上記回路構成に加えて第８ａ図に示したインタフェース回路は、受信側ＩＣチップＣＨ２の負荷トランジスタＱのエミッタとベースの間に接続されたバイアス電流源Ｃ８０を備える。このバイアス電流源Ｃ８ｏは負荷トランジスタのベースとエミッタを流れる電流ＩＲＥに対応する定電流Ｉ　Ｃｓｓ即ちトランジスタＱがオンになされたときの上記のオン電流Ｉ　ＯＮを与えて電流工、を相殺する。即ち、定電流■。、は、転送ラインの電圧Ｖｌの変化を防止するのに十分な、即ち負荷トランジスタのベース・エミッタ電圧ＶＩＩＥの変化を防止するのに十分な振幅を持ち、且つ電流Ｉ。Ｎの極性の逆の極性を有している。換言すると、定電流ＩＣＳは、トランジスタＱのベースとエミッタの間に、負荷トランジスタＱがオンにされたときこの負荷トランジスタのベース・エミッタ電圧ＶｌｌＥと逆の電圧を発生する。一般に、定電流Ｉ　ｃｓは０．５　ｍＡ以上である。マージンを考慮すると、定電流Ｉｃｓは０．５ｍＡであるとよい。

バイアス電流源Ｃ８０は常に負荷トランジスタＱに定電流ＩＣ３を与え、ベース・エミッタ電圧Ｖ！ｌＥの変化を抑制し、従って転送ライン！の電圧ＶＩは負荷トランジスタＱの状態変化、即ち負荷トランジスタＱのオン状態とオフ状態の間が変化しても、これとは関係なしに変化することはない。従って、ストレイコンデンサＣの充放電が回避され、立上り信号および立下り信号の歪の発生が防止される。

第８ｂ図に示したように、伝送側ＩＣチップＣＨＩにバイアス電流源Ｃ８Ｏを設けることができる。バイアス電流源Ｃ８０は負荷トランジスタＱのベースとエミッタの間に接続されるので、その動作は上記のものと同じである。

第８ａ図および８ｂ図において、バイアス電流源Ｃ８Ｏを与えることにより、出力信号Ｓ。ＬＩＴの直流レベルは第３図に示したインタフェース回路のものより低くすることができ、従って負荷抵抗器Ｒの抵抗ＲＬは第３図に示した負荷抵抗器のものより大きくするべきである。更に、負荷トランジスタＱを流れる電流が増加され、負荷トランジスタ０の容量は第３図に示したトランジスタのものより大きくなる。しかしながら、出力信号Ｓ。ＬＩＴの振幅は、バイアス電流源Ｃ８０の存在とは関係なしにそれ自体変化しないことが注目される。

第９ａ図および９ｂ図はシミュレーションにより得られた第８ａ図および８ｂ図に示したインタフェース回路の特性曲線を示す。第９ａ図は立上り特性を示す。

第９ａ図で、曲線ＣＶ６．〜ＣＶ６ｄは、ストレイキャパシタンスＣ３が０．１ｐＦ。

０．５ｐＦ、　１．０ｐＦ、および５．ＯｐＦのとき、曲線ＤＷにより表わされる駆動信号、即ち入力信号ＳＩＮの変化に対応する立上り特性を示す。これらの曲線ＣＶ６□〜ＣＶ６．は第６ａ図の曲線ＣＶ４．〜ＣＶ４ｄに対応する。第６ａ図に示したようにこれらの曲線に比べて、ストレイキャパシタンスが０．１ｐＦ、　０．５ｐＦ。

および１．０　ｐＦのときの曲線ＣＶ４．〜ＣＶ４ｃにより示される特性はそれらの間で大きく変化するが、一方、第９ａ図に示したように、曲線ＣＶ６．〜ＣＶ６ｃで示される特性は互いに対して変化することはない。これは、第８ａ図に示したインタフェース回路の転送ラインｌは回路調整なしに短距離または長距離にわたって設置可能なことを示している。曲線ＣＶ７．〜ＣＶ７ｃで示された特性も同じことを示している。

第１０ａ図〜１０ｄ図は本発明によるインタフェース回路の一実施例の回路図である。第１０ａ図および１０ｂ図に示されたインタフェース回路は第５ａ図に示されたインタフェース回路に対応するオープンコレクタ形インタフェース回路である。

第１０ａ図において、バイアス電流源Ｃ８０は、ｎ　Ｐ　ｎ　形）　５ンジスタＱ３とＱ４、抵抗器Ｒ５とＲ４、および抵抗器Ｒ２からなる電流ミラー形電流源により形成される。この電流ミラー形電流源はそれ自体よく知られたものである。第１０ｂ図において、バイアス電流源Ｃ８０は抵抗器Ｒ６により形成される。

第１０ｃ図および１０ｄ図に示したインタフェース回路は第５ｂ図に示したインタフェース回路に対応する差動、オーブンコレクタ形インタフェース回路である。第１０ｃ図において、バイアス電流源Ｃ３ｏはｎＰｎ形トランジスタＱ３１１Ｑ３２およびＱ４、および抵抗器Ｒ３，、Ｒ，２，Ｒ４およびＲ３からなる電流ミラー形定電流源により形成される。第１０ｄ図において、バイアス電流源ＣＳ　ｏは２つの抵抗器ＲｓｌとＲｔ２により形成される。

第１０ａ図〜１０ｄ図に示したインタフェース回路は伝送側ＩＣチップＣＨＩにバイアス電流源ＣＳ　ｏを備えることができる。

入力信号ＳＩＮが第３図に示したベース接地インタフェース回路においてクロック信号などの高周波繰返し信号のときは、ストレイコンデンサに蓄積された電荷は十分放電されず、またベース・エミッタ電圧ＶＩＥはほぼ変化しないので、波形歪が生じることはない。しかし、入力信号ＳＩＮが連続する１のデータまたは連続する０のデータで形成されるデータ信号のときは、連続する１のデータの最後が連続０データの初めに接がるか、その逆である遷移状態で波形歪が発生し得る。この場合、本発明のインタフェース回路が好適に使用される。

特に、本発明のインタフェース回路は、配線パターンキャパシタンスがかなり大きいゲートアレイ集積回路チップにおける回路間のインタフェース、および結合用パッドキャパシタンスが省略できないチップ間のインタフェースのようなインタフェースを形成するときは非常に有用である。

本発明のインタフェース回路によれば、周波数特性と波形応答特性はストレイコンデンサにより影響されないので、高速データ伝送を実現することができる。

第２に、本発明のレベルシフト回路について説明する。

高速データ処理の場合には、信号の直流バイアスレベルの、所定電圧だけのレベルシフトが要求される。例えば、増幅回路の場合には、入力信号の直流レベルはレベルシフト回路を用いることにより基準電圧に等しいレベルにシフト可能である。

第１１図は従来の差動形レベルシフト回路を示した図である。図において、当該レベルシフト回路は、１対の差動トランジスタＱ、およびＱ２と、トランジスタＱ３および抵抗器Ｒ８からなる第１電流源Ｏ８，と、トランジスタＱ４および抵抗器Ｒ４からなる第２電流源ＣＳ　２と、トランジスタＱ。

および抵抗器Ｒ５からなる第３電流源Ｃ８，と、出カニミッタフォロワトランジスタＱ６およびＱ７と、抵抗器Ｒ１。

Ｒ２−Ｒ６およびＲ７とを備える。トランジスタＱ、およびＱ２のベースで入力信号Ｓ　ＩＮ＋およびＳ　ＩＮ２を受信すると、１対の差動出力電圧Ｖ、およびＶ２がそれぞれ、トランジスタＱ１およびＱ２のコレクタと負荷抵抗器Ｒ１およびＲ２が共通接続される点から抽出され、トランジスタＱ６および０゜のベースに供給される。電圧Ｖ３およびＶ４をそれぞれ有する出力信号Ｓ。ＵＴＩおよびＳ。ＬＩ７２がそれぞれトランジスタＱ４およびＱ、の抵抗器Ｒ６およびＲ７が共通接続される点から出力される。電圧Ｖ、とＶ８、および電圧■２と■４は次のような関係を有する。

Ｖ＋　＝ＶＢＥ＋　Ｉ　＋　Ｒ６＋　Ｖｓ　−（９）Ｖ２　＝Ｖａｔ＋　Ｉ　２　Ｒｔ　＋Ｖ４　・・・（１０）但し、■、はトランジスタＱ４と０５のベース・エミッタ電圧であり、Ｒ６とＲ７は抵抗器Ｒ６とＲ２の抵抗であり、■。

はトランジスタＱ４を流れる電流であり、Ｉ２はトランジスタＱＳを流れる電流である。

即ち、出力電圧ｖ３およびＶ、は（■□＋Ｉ、Ｒ，）および（ＶＢＥ＋　Ｉ　２　Ｒｔ）だけ電圧ＶｌおよびＶ２からシフトされる。

このレベルシフト回路においては、シフトされるべきレベルは電流源Ｃ８２とＣＳ　ｓの電流１１および工、を変えることにより容易に連続的に変えることができる。

第１２図は従来のダイオード形レベルシフト回路を示す。

図において、各々がコレクタとベースの間に接続され、ダイオードとして作用するｎ個の直列接続トランジスタ、例えばＱｌｌはトランジスタＱ６と０４の間に接続される。同様に、各々がコレクタとベースの間に接続され、ダイオードとして作用するｎ個の直列接続トランジスタ、例えばＱ２１はトランジスタＱ７とＱ５の間に接続される。図において、次のような関係が成り立つ。

Ｖ　ｌ＝　（ｎ　＋　１　）　ＶｌｌＥ＋Ｖ３　−　（１１）Ｖ２　＝　（ｎ＋　１）　ＶＢＥ＋Ｖ、　−（１２）但し、Ｖ、Ｅはダイオードとして作用するトランジスタのベース・エミッタ電圧である。

即ち、ダイオード機能トランジスタの個数を変えることにより、レベルシフト電圧（ｎ＋１）Ｖ。はステップ状に変えることができる。

第１３図は第１１図および１２図に示したレベルシフト回路の周波数特性を示すグラフである。第１１図に示したレベルシフト回路においては、第１３図に示したように、エミッタフォロワ回路に接続可能なストレイコンデンサおよびエミッタフォロワ回路における抵抗器Ｒ６とＲ７のために、周波数特性は低減され、従って波形応答特性が低減される。結果的に第１１図のレベルシフト回路は高速回路に適用できない。

第１２図に示したレベルシフト回路にも上記と同様の問題点がある。

一般に、波形歪のない高速動作レベルシフト回路を実現するには、例えば直列接続抵抗器Ｒ６とＲ７の抵抗を低減させたり、ストレイコンデンサのキャパシタンスを減らしたり、ストレイコンデンサを特性に直接影響する他の部分で置き代えた回路構成を用いるなどの幾つかの設計手法を利用することができる。しかし実際にはこれらの手法にも制限がある。

逆に、第８ａ図および８ｂ図に示したようにカスコード構成にバイアス電流源Ｃ８０を付加した回路によれば、ストレイキャパシタンスに起因する出力信号の波形歪や各種特性の消失などが防止される。本発明においては、このような特徴が利用され、周波数特性や波形応答特性を劣化させることなく高速レベルシフト回路が形成される。

第１４図は本発明によるレベルシフト回路の原理を示す回路図である。このレベルシフト回路は、１対の差動形トランジスタＱｌ＋およびＱ、□と、これらのトランジスタＱｌ＋およびＱ１０のコレクタと接地してもよい低電圧ラインＶＥＥＯ間に接続された定電流源Ｃ８Ｉとを備える。更にこのレベルシフト回路は負荷抵抗器Ｒ２＋およびＲ２□と、負荷トランジスタＱ２１およびｏ２□と、バイアス電圧源Ｖ、と、レベルシフト電流源Ｃ８２およびＣＳ　ｓとを備える。

トランジスタＱ、ｌおよびＱ１０のエミッタは定電流源Ｃ８１を通して接地され、トランジスタＱ＋＋およびＱ１０のコレクタはトランジスタＱ２．＄よびＯ２２のエミッタに接続され、更にトランジスタＱ２．およびＯ２２のベースはバイアス電圧源Ｖ。

を通して接地される。従って、上記の回路はカスコード構成をなすことになる。

更に、第８ａ図に示したバイアス電流源Ｃ８ｏに対応する可変電流源Ｃ８２とＣ５２はトランジスタ０、２１およびＯ２２のエミッタと接地された低電圧ラインＶＥＥ。

間に接続される。

第８ａ図の電流駆動回路ＩＤに対応し、トランジスタＱｌ＋およびＯ１２と定電流源Ｏ８，からなる差動対回路は電圧入力信号Ｓ　ＩＮ＋およびＳ　ＩＮ２を受け、これらの信号を自身を流れる電流Ｉ、およびＩ４に変換する。電流Ｉ、およびＩ４は入力信号Ｓ　ＩＮ＋およびＳ　ＴＮ２の電圧に応じて変化する。定電流源Ｃ８ＩはＩ、と１４の和電流を与える。上記電流１３とＩ４は負荷抵抗器Ｒ２１とＲ２１を流れるようになされ、出力信号Ｓ　ＱＬＩＴｌとＳ　ＱＬＩＴ２を与える電圧降下Ｖ　２．＝　’１　ｓ　”　Ｒ２，およびＶ、２＝１．　・Ｒ２ □をもたらす。更に、レベルシフト電流源Ｃ８２とＣＳ　ｓにより供給される電流Ｉ、と工２は負荷抵抗器Ｒ２１とＲ２２を流れるようになされ、更に電圧降下Ｖ　Ｌｌ＝■、・Ｒ２＋と■２□＝Ｉ２　・Ｒ２□を与える。これらの電圧降下ＶＬｌとＶＬ２はレベルシフトされた値である。電流Ｉ、とＩ２は電流源Ｃ８２とＣ８３を調節することにより変更できるので、レベルシフト電圧ＶＬＩとＶＬ２は連続的に変更可能である。

第８ａ図および８ｂ図、第１０ａ図〜１０ｄ図に示したインタフェース回路の基本条件は、可変レベルシフト電流源Ｏ８２とＣＳ　ｓを除くと、第１４図に示したレベルシフト回路に適用することができる。従って、インタフェース回路の特徴はレベルシフト回路にそのまま適用される。本発明のレベルシフト回路とインタフェース回路の基本的な差は、定バイアス電流源Ｃ８ｏと可変レベルシフト電流源Ｃ８２とＣ８，を設けたことにある。しかしながらもしレベルシフト回路を一定レベルでのシフトに使用できるなら、電流源Ｃ３，とＣ３゜は定電流源として形成することができる。

第１５図〜１８図は本発明によるレベルシフト回路の実施例の回路図を示す。

第１５図において、定電流源Ｃ８ｌはｎＰｎ　）ランジスタＱ、と抵抗器Ｒ８からなり、また（Ｉ３＋１．）に対応する電流を与える。電流源ＣＳ　２とＣ８，は電流ミラー形電流源回路により形成され、この回路はｎＰｎ形トランジスタＱ、。

Ｑ、およびＱ、。と、抵抗器Ｒ，，Ｒ，，Ｒ，。およびＲ１＋からなる。トランジスタＱ４と０．およびトランジスタＲ４とＲ３は電流１．と工２を供給するように構成される。この実施例においては、電流源Ｃ８２とＯ８３は定電流源であり、レベルシフトは固定される。

第１６図において、電流源Ｃ８ｌはトランジスタＱ、と抵抗器Ｒ５からなり、電流源Ｃ８２は抵抗器Ｒ８゜、トランジスタ０１０％抵抗器ＲＩＩ、トランジスタＱ４、および抵抗器Ｒ４からなり、更に電流源Ｃ８３はトランジスタＱ、とＱｌｌおよび抵抗器Ｒ５とＲ１２からなる。電流源Ｃ８２と電流源Ｃ８゜は電流ミラー形のものである。電流源Ｃ８３に供給される制御電圧Ｖｃを変えることにより、出力信号Ｓ。ＵＴ２のレベルを連続的に変えることができる。しかし、電流源Ｃ８，は定電流源なので、出力信号Ｓ。ＬＩＴＩのレベルシフトは固定される。

第１７図に示したレベルシフト回路は第１６図に示したものの変形例である。図において、定電流源Ｃ８ｌは電流ミラー形電流源により形成され、この電流源は抵抗器Ｒｔｏ、トランジスタＱ、。とＯ３、および抵抗器Ｒ１１とＲ３からなる。電流源Ｃ８２とＯ８，は可変電流ミラー形電流源により形成され、この電流源はトランジスタＱ４　、Ｑｓ　、およびＱ　ＩＩｓおよび抵抗器Ｒ４、Ｒ５およびＲ１２からなる。電流源Ｃ８２とＣ８，に供給される制御電圧Ｖ。を変えることにより、両出力信号Ｓ。Ｕア、とＳ。１＋７２のレベルを連続的に変えることができる。

第１８図において、定電流源Ｃ８ｌは電流ミラー形電流源により形成され、この電流源はトランジスタＱ、およびＱＩＯと、抵抗器Ｒ８゜＝ＲｓおよびＲ１＋からなる。電流源Ｃ８２とＣ８３は可変抵抗器Ｒ１とＲ５である。両出力信号Ｓ。

ＬＩＴＩとＳ　ＱＬＩ７２のレベルは抵抗器Ｒ４とＲ１の抵抗を調節することにより自由にシフトさせることができる。　第３番目として、本発明の信号弁別回路について説明する。

この信号弁別回路は、例えば光データ伝送システムの中継器に適用可能である。

この中継器では、第１９図に示したように、光・電気（ＯＥ）変換信号は等化増幅器１０で等化、増幅され、またクロック信号がタイミング回路１４で抽出される。等化信号は信号弁別回路１２のタイミング回路１４からのタイミング信号により弁別され、弁別された信号は再生回路１６で再生される。第２０図に示したように、弁別レベルは可変抵抗器ＲｖＲを調節することにより変更可能である。

等化増幅器１０は等化信号Ｓ　ＩＯＡと弁別しきい値電圧信号５ＬＯＢを出力する。第２１図に示したように、光学的ショックおよびタイミングのシフトにより歪曲したアイ・パターンを有する等化信号Ｓ　ＩＯＡは弁別回路１２でのしきい値レベルＬにより弁別され、また等化信号がクロックタイミングにおけるしきい値レベルＬより高くなったとき高レベル信号が出力され、そうでないときは低レベル信号が出力される。しきい値レベルを回路のドリフトやノイズなどの変動に応じて最小レベルに調節するためこのしきい値レベルＬは可変抵抗器Ｒｖアにより調節され、また弁別回路１２はその調節済みのしきい値レベル信号５ＬＯＢを用いて等化信号５ＬＯＡを弁別する。

光学伝送システムにおいては、超高速信号処理が要求される。このような超高速信号処理を実現するには波形応答を改良し、クロストークを防がなければならない。一般にこのような改良と防止には、等化増幅器の利得を減らし、等化信号の振幅を減らす必要がある。しかしこのように振幅を減少させると弁別感度が低下する。

一般に、振幅が小さく、従って弁別感度が低いときは、差動形弁別が好適であるが、弁別レベルの調節は困難である。

即ち、第２２ａ図に示した正常極性信号および第２２ｂに示した反転極性信号が差動形弁別に用いられるので、弁別しきい値レベルは中心レベルで決定される。

光伝送システムにおいては、アイ・パターンの中心は低レベルにシフトされ易く、また差動形回路により用いられる弁別には自由レベルシフトが要求される。

更に、差動形回路には、第２１図に示した下限ＬＬと上限ＵＬにより定められる弁別のデッドバンドが半分に低減されるという利点がある。

本発明は、差動形回路により形成され、高速動作し、弁別感度が高く、弁別しきい値レベルを調節できる信号弁別回路を提供する。

第２４図は本発明による信号弁別回路の原理を示したものである。第２４図に示した信号弁別回路の基本回路構成は、フリップフロップＦＦを設けた点を除いて、第１４図に示したレベルシフト回路に類似している。従って、基本回路構成とその動作の説明はここでは省略する。

負荷抵抗器Ｒ２１およびＲ２２、負荷トランジスタＱ２１およびＱ２□、１対の差動トランジスタＱｌ＋およびＣ１２、および電流源Ｃ８ｌをそれぞれ流れるようにされた電流Ｉ４とＩ５は入力信号Ｓ　ＩＮＩとＳ　ＩＮ２に応じて変化される。これらの電流Ｉ４とＩ、は負荷抵抗器Ｒ２１とＲ２２で（Ｒ２，１，）と（Ｒ２２ＩＳ）により定められる電圧降下を発生する。更に、負荷抵抗器Ｒ２＋とＲ２２、負荷トランジスタＱ２１とＣ２２、および電流源Ｃ８２とＣ８３をそれぞれ流れる電流Ｉ２と１３は電流源Ｃ８２とＣ８，のみにより定められ、（Ｒ２，Ｉ２）と（Ｒ２□Ｉ３）により定められる電圧降下を生じる。これらの電圧降下（Ｒ２，１と（Ｒ２２Ｉ−）はシフトレベルを示す。！２３ａ図および２３ｂ図に示したように、レベルＳＬＬまたはレベル５ＬＬｌは弁別しきい値レベルＬから（Ｒ２，１，−Ｒ，２１，）／２だけシフトされる。レベルシフトされた出力信号Ｓ。ＬＩＴＩとＳ。ＬＩＴ□はフリップフロップＦＦに出力される。

電流源Ｃ８２および／またはＣ８，が形成され、レベルシフト値に応じて可変電流Ｉ２と■、を供給する。

第２４図に示した信号弁別回路では第１４図に示したレベルシフト回路の特徴の全てが維持される。

第２５図は本発明による信号弁別回路の実施例の特定の回路図を示したものである。第２５図において、エミッタ・フォロワトランジスタＱ、と０６が設けられ、信号Ｓ、と８４を出力する。定電流源Ｃ８１はトランジスタＱ、□とＣ７および抵抗器Ｒ−、ＲｓおよびＲ５からなる電流ミラー形電流源回路により形成される。電流源Ｃ８２は、トランジスタＱ８、抵抗器Ｒ４％共通抵抗器Ｒ８とＲ９、および共通トランジスタＱＩ２からなる電流ミラー形電流源回路により形成される。

電流源ＣＳ　ｓはトランジスタＱ、とＣ１３および抵抗器Ｒ３とＲｔｏからなる電流ミラー形電流源回路により形成される。エミッタ・フォロワトランジスタＱ、とＣ６に対する電流源Ｃ８４は、トランジスタＱ＋ｏとＱｌｌ、抵抗器Ｒ６とＲ？、共通抵抗器Ｒ１、共通トランジスタＱＩ２および共通抵抗器Ｒ８からなる電流ミラー形電流源回路により形成される。

図において、電流源Ｏ８，は、制御電圧■。を調節することにより電流Ｉ、を変えることができ、更に信号Ｓ４のレベルをシフトさせることができる。電流源Ｃ８，は定電流Ｉ２を供給し、従って信号Ｓ、のシフトレベルは一定になる。第２３ａ図および２３ｂ図は第２５図に示した回路によるレベルシフトおよびそのための信号弁別を示す。

第２６図は第２４図に示したフリップフロップＦＦの実施例のブロック図を示す。フリップフロップＦＦはクロックＣＬＫにより駆動されるマスタラッチ回路ＭＬ、および反転クロックＣＬＫにより駆動されるスレーブラッチ回路ＳＬを備える。

第２７図は第２６図に示したフリップフロップＦＦの特定の回路図を示したものである。図において、符号Ｖｓは基準電圧源を示し、Ｃ８４〜Ｃ８６は電流源を示す。次にこの動作について簡単に説明する。信号Ｓ３が信号Ｓ４より高いとき、またクロックＣＬＫが基準電圧源Ｖ、からの電圧より高い高レベルにあるときは、トランジスタＱ４゜がオンになされ、トランジスタＱ４１がオフになされ、トランジスタＱ４Ｇがオフになされ、トランジスタＱ４７がオンになされ、従って低レベルの信号Ｓ、および高レベルの信号Ｓ６を出力する。更に、トランジスタ０４．がオンになされ、トランジスタＱ４４がオフになされ、更にトランジスタＱ４Ｓがオフになされる。クロックＣＬＫが低レベルになると、トランジスタＱ４□がオフになされ、トランジスタＱ４Ｓがオンになされ、トランジスタＱ４３がオンになされ、更にトランジスタＱ４４がオフになされ、従って信号Ｓ、が高レベルに維持され、信号Ｓ６が低レベルに維持される。即ち、ラッチ機能が実現される。上記のラッチ状態は、クロックＣＬＫが高レベルになると入力信号Ｓ、と８４のレベルに応じて更新される。従って、第２７図に示したフリップフロップＦＦはクロックＣＬＫの狭いパルス幅およびクロックＣＬＫの変化時間で入力信号Ｓ、と８４のレベルに応じてデータを読み取る弁別回路として機能する。

第２５図に示したように、信号Ｓ、のレベルシフトは一定であり、また信号Ｓ４のレベルはシフトされるので、弁別しきい値レベルＬは信号Ｓ４のレベルシフトの半分（１／２）だけシフトされる。更に、第２１図に示した弁別のデッドバンドは半分だけ狭くされる。

第１９図、２０図、および２５図に示したように、信号５ＬＯＡおよび５ＬＯＢは入力信号Ｓ　ＩＮＩとＳ、８２に対応し、またフリップフロップＦＦを含む第２５図に示した回路は信号弁別回路１２に対応する。第２７図のクロックＣＬＫは第１９図に示したタイミング回路１４から供給される。

上記のように、本発明の信号弁別回路は、差動形で差動入力信号Ｓ　ｒｓｒとＳ。Ｎ□のレベルをシフトさせることができるレベルシフト回路と、レベルシフトされた出力信号Ｓ。ＬＩＴＩと５Ｏ１１７，をラッチするフリップフロップＦＦなどのラッチ回路との組合わせにより形成される。本発明の信号弁別回路は弁別しきい値レベルＬを調節することができ、狭いデッドバンドを有する。狭いデッドバンドは等化信号の振幅を低減させ、クロストークを防止する。更に、第１４図に示したレベルシフト回路の特徴の全てが維持されるので、本発明の信号弁別回路は高速度で動作し、周波数特性と波形応答特性を改良することができる。特に、信号弁別回路は、光学的ショックに起因して低下された中心アイ・パターンの弁別に自由なレベルシフトが有効なのでＯＥ変換信号の弁別に好適に使用される。

第４番目として、本発明の信号弁別回路について説明する。

第２８図は従来の信号弁別回路を示す。図において、信号送出回路１０は、抵抗器Ｒ％＋とＲ５２、トランジスタＱＳＩとＱ、２および定電流源ＣＳ　ｓ色Ａらなる差動射影回路である。トランジスタＱ　ｌａ　ｔと定電流源Ｃ８１゜３、およびトランジスタＱ、。２と定電流源Ｃ８１０２からそれぞれなる２つの直列接続エミッタフォロワ回路がトランジスタＱ５２のコレクタに接続される。分配信号を受ける２つの回路２０Ａと２０Ｂがエミッタ・フォロワ回路に後続する。一方を基準信号とした２つの入力信号Ｓ　ＩＮＩとＳ　ＩＮ２が受信されると、これらの信号の差が増幅され、出力信号Ｓ、として出力される。出力信号Ｓ、がトランジスタＱ　＋　ｏ　＋とＱ　ＩＯ２のベースに供給され、また各々がこれらのトランジスタＱＩＯＩとＱＩ０２の各々のベース・エミッタ電圧ＶＩＨにより低下された出力信号が回路２０Ａと２０Ｂに供給される。

第２８図において、ベース・エミッタ間コンデンサ（閉略）は抵抗器Ｒ５２に並列に接続されるので、信号分配回路の周波数特性が歪曲される。更に、回路２０Ａと２０Ｂの入力インピーダンスは抵抗器Ｒ５２の電圧降下に影響を与える。その結果、信号分配回路は十分なファンアウトを持てなくなる。

第２９図も従来の信号分配回路を示す。図において、トランジスタＱ１゜１および定電流源Ｃ８１゜１からなる単一のエミミッタ・フォロワ回路が設けられて２つの分配信号を回路２ＯＡおよび２０Ｂに供給する。回路２ＯＡと２０Ｂの入力インピーダンスはエミッタ・フォロワトランジスタＱ１゜、の出力端子に接続されるので、周波数特性は変動する場合が多い。更に、回路２０Ａと２０Ｂの相互状態変化は信号分配回路に影響を与える。更に、この信号分配回路は十分なファンアウトを与えない。

第３０図および３１図は本発明による信号分配回路の原理を示す回路図である。

第３０図に示した信号分配回路は、エミッタが動作的に接地され、ベースが入力信号ＳｒＮを受ける少なくとも１つのトランジスタを有する電流駆動源ＩＤと、直列接続ベース接地トランジスタ回路、例えばベース接地トランジスタＱ２１と抵抗器Ｒ２＋からなるベース接地トランジスタ回路を備える。各々のベース接地トランジスタ回路のエミッタは電流駆動源ＩＤのトランジスタのコレクタに動作的に接続される。従って、回路構成はカスコード構成として形成される。更に、バイアス電流源ＢＣはベース接地トランジスタ、例えばＱ２７のエミッタと接地の間に接続される。

更に、オプションとして、各々が、例えばエミッタ・フォロワトランジスタＱ、。、と電流源Ｃ８１゜１からなるエミッタ・フォロワ回路である複数のエミッタ・フォロワ回路をベース接地トランジスタのコレクタに接続することができる。

回路２０Ａ〜２０Ｇもエミッタ・フォロワ回路に接続される。

第３０図に示した信号分配回路は電圧入力信号Ｓ　ＩＮを直列接続ベース接地トランジスタ回路を流れる電流信号１に変換する。各々の負荷抵抗器、例えばＲ２１で発生された各々の電圧降下は対応するエミッタ・フォロワトランジスタ、例えばＱ、。、のベースに供給されて入力信号ＳＩＮを分配する。

図において、エミッタ・フォロワ回路および回路２０Ａ〜２０Ｇは信号を分配しないので、周波数特性は歪まず、回路２０Ａ〜２０Ｇによる悪影響は回避される。更に、負荷抵抗器はベース接地トランジスタにより分配され、従って周波数特性はストレイコンデンサにより影響されない。更に、バイアス電流源ＢＣを設けることにより、転送線ｌの電圧に重畳されたストレイキャパシタンスによる悪影響は完全に排除される。

結果的に、第３０図に示した信号分配回路は周波数特性および波形応答特性の歪なしに高速で動作し、ストレイキャパシタンスが重畳されるにも係わらず多くのファンアウトを与えることができる。

第３１図に示された信号分配回路は電流駆動源ＩＤ、並列接続ベース接地トランジスタ回路、およびバイアス電流源ＢＣを備える。オプションとして、複数のエミッタ・フォロワ回路および回路２０Ａ〜２０Ｃが設けられる。信号分配回路の動作は第３０図に示した信号分配回路のものに類似してなされる。第３１図に示した信号分配回路の特徴も第３０図に示した信号分配回路のものに類似して与えられる。

第３０図に示した信号分配回路の、第３０図および３１図に示した信号分配回路を比較すると、高電圧ＶＣＣは第３１図に示した信号分配回路のものより高くなり、また分配信号の振幅は同じになる。逆に、第３１図に示した信号分配回路においては、ｎをベース接地トランジスタ回路を表わすとすると分配信号の各々の振幅は１／ｎになる。

第３２図〜３７図は第３０図および３１図に示した信号分配回路の実施例の回路図である。

第３２図および３３図に示した信号分配回路は第３０図に示した信号分配回路に対応する。ベース接地トランジスタＱ２１　、Ｑ２２１　Ｑ２＋ａ　Ｌ　Ｑ２＋ｂ　＋　Ｑ２□１、およびＱ２２．のベースはバイアス電圧源回路ＶＢＩとＶｏを通して接地される。トランジスタＱ３．Ｑ、およびＱ１０のエミッタは上記電流源および電流源ＣＳ、、として機能する抵抗器Ｒ５Ｉを通して接地される。第３２図において、バイアス電流源ＢＣは抵抗器Ｒ４１により形成される。第３３図に示した信号分配回路は差動式なので、２つのバイアス電流源ＢＣ，とＢＣｂが設けられる。

第３６図〜３７図に示した信号分配回路は第３１図に示した信号分配回路に対応する。第３４図および３５図において、バイアス電流源ＢＣは電流ミラー形電流源により形成される。

第３７図に示した信号分配回路は差動式である。

第５番目として、本発明の信号合成回路について説明する。

第３８図および３９図は従来の信号合成回路を示す。これらの信号合成回路の動作はよく知られており、従ってその説明は省略する。第３８図に示した信号合成回路においては、トランジスタＱ３゜とＱ４゜のエミッタ・フォロワ出力は回路４０に接続される。第３８図に示した信号合成回路には第２９図に示した信号分配のものと同じ問題点がある。また、第３９図に示した信号合成回路には、トランジスタＱ３０とＱ４゜のベース・コレクタコンデンサが負荷抵抗器Ｒに並列に接続されているので、第２８図に示した信号分配回路のものト類似の問題点がある。

本発明の信号合成回路は特に、第３９図に示した信号合成回路で共通に使用される負荷抵抗器の上記の問題点を解消するものである。

第４０図は本発明による信号合成回路の原理を示す回路図である。この信号合成回路は、合成されるべき入力信号Ｓ　ＩＮＩ〜Ｓ！Ｎゎの数に対応して設けられた複数の電流駆動源ＩＤ。

〜ＩＤｈと、ベース接地トランジスタＱと、負荷抵抗器Ｒと、バイアス電流源ＢＣとを備える。各々の電流駆動源ＩＤは、エミッタが動作的に接地され、ベースが入力信号Ｓ１．Ｇ受けるトランジスタを備える。この信号合成回路は明らかに、カスコード構成回路および電流源ＢＣの組合わせにより基本的に形成される。

　゛第４０図において、電流駆動回路ＩＤ、〜ＩＤ、、は電圧入力信号８１□〜Ｓ　ＩＮｈを電流信号Ｉ、〜Ｉゎに変換し、また電流信号１．−Ｉｈは共通接続点で合成され、Ｉｏ　＝Ｉ＋　＋Ｉ２＋・・・＋エイになる。この合成電流信号Ｉ０は負荷抵抗器Ｒで電圧Ｖ０に変換され、この電圧Ｖ。は回路４ｏに供給される。

ベース接地トランジスタＱは電流駆動源ＩＤ、〜ＩＤゎと負荷抵抗器Ｒの間の接続を分離するので、電流部゛動源ＩＤ。

〜ＩＤゎのストレイキャパシタンスによる悪影響は防止される。更に、電流駆動源ＩＤ、〜ＩＤ、の出力インピーダンスは高いので、電流駆動源ＩＤ、〜ＩＤ、間の相互インタフェースはほぼ回避される。更に、バイアス電流源ＢＣが設けであるので、転送ラインβに接続されたストレイコンデンサによる悪影響は、排除される。結果的に、第４０図に示した信号合成回路は多くのファンインを与え、且つ周波数特性を歪ませることなく高速度で動作する。

第４１図〜４３図は本発明による信号合成回路の実施例の回路図である。これらの信号合成回路の構成と動作は上記説明から明らかである。

第６番目として、本発明の周波数帯域制御および合成回路について説明する。

第４４図は光データ伝送システムの中継器のブロック図である。第４４図において、１は光から電気への（ＯＥ）信号変換器を示し、２は増幅器を、３はタイミング回路を、４はディスクリミネータを、５は信号ドライバを、６はレーザをそれぞれ示す。中継器は第１９図に示したものに類似のものが使用される。Ｓ／Ｎを改良するために、増幅器２には周波数帯域を制御する増幅回路が設けられる。

更に、リンギングを抑えるために、タイミング回路３には周波数帯域制御回路も設けられる。

第４５図は従来の周波数帯域制御回路を含む増幅器を示す。

抵抗器ＲＩ：がトランジスタのエミッタに接続され、また負荷抵抗器ＲＬがコレクタに接続される。更に、可変コンデンサＣｖ＋ｔが負荷抵抗器Ｒｔに並列に接続される。実際には、可変コンデンサＣＶＲは、第４６図に示したように、電圧制御可変キャパシタンスダイオードＤおよび可変電圧源Ｖ、により実現される。

第４７図は第４５図および４６図に示した周波数帯域制御増幅回路を有する増幅器の等価回路図である。第４８図は周波数帯域制御回路を有する増幅器２０周波数特性を示すグラフである。可変コンデンサダイオードＤの可変キャパシタンス範囲は狭く、ゼロ調整はできない。トランジスタの増幅率に制限があるので、負荷抵抗器ＲＬの抵抗は小さくすることはできない。従って、第４８図に示したように、最小および最大周波数ｆ　、４ＩＮおよびｆ　ＭＡＸは低く、それらの間の周波数帯域は狭い。曲線ｆ　Ａ１４Ｆは増幅器の最大周波数帯域を表わす。

第４９図は本発明の周波数帯域制御および増幅回路の原理を示す回路図である。

この回路は増幅用トランジスタＴＲＩ、抵抗器ＲＥ、負荷トランジスタＴＲ２、負荷抵抗器ＲＬ％バイアス電圧源ＶＢ１および周波数帯域制御部８を備える。トランジスタＴＲＩのエミッタは抵抗器Ｒ６を通して接地され、トランジスタＴＲ１のコレクタはトランジスタＴＲ２のエミッタに接続され、更にトランジスタＴＲ２のベースはバイアス電圧源Ｖ８を通して接地される。従って、周波数帯域制御増幅回路はカスコード回路構成７を有することになる。負荷抵抗器ＲＬは高圧電源ＶＣＣとトランジスタＴＲ２のコレクタの間に接続される。

トランジスタＴＲ２は、ｇ、をその相互コンダクタンスとして、ｒ　ｅ　＝１　／　ｇ−により定められるエミッタ抵抗ｒ、を有する。トランジスタＴＲＩのベースは電圧ＶＩＮを有する入力信号Ｓ　ＩＮを受け、電圧Ｖ。ＬＩＴを有する出力信号Ｓ。、Ｊアは抵抗器Ｒ，とトランジスタＴＲ２のコレクタとの共通接続点から出力される。出力信号Ｓ。ＬＩＴの振幅は入力信号ＳＩＮの電圧ＶＸＮおよびトランジスタＴＲＩの増幅率に応じて変化される。

周波数帯域制御部分８はトランジスタＴＲＩのコレクタとトランジスタＴＲ２のエミッタとの共通接続点に接続される。

この周波数帯域制御部分８は可変キャパシタンス成分および／またはトランジスタＴＲ２のエミッタ抵抗ｒ、を変化させる手段を備える。この可変キャパシタンス成分は上記のストレイキャパシタンスとして作用する。この可変キャパシタンス成分はトランジスタＴＲ２のエミッタと接地の間に接続され、負荷抵抗器Ｒ４に並列には接続されない。従って、出力信号Ｓ。ｕＴの周波数帯域は可変キャパシタンス成分により直接影響されることはない。問題のキャパシタンスはトランジスタＴＲ２の、抵抗ｒ６を有するエミッタ抵抗器に実質的に並列に接続され、負荷抵抗器Ｒ，に対する電流源として作用するトランジスタＴＲ２の周波数ｆを定める。換言すると、本発明においては、ストレイコンデンサに対応する可変コンデンサはストレイキャパシタンスの性質を用いることにより出力信号Ｓ。Ｌｌアの周波数帯域を制御するように付加される。

勿論、バイアス電流源ＢＣは本発明では与えられない。周波数ｆは次の式により決定される。

この周波数ｆは、キャパシタンスＣｖを変化させる他に、周波数帯域制御部分８を通してトランジスタＴＲ２のエミッタ抵抗ｒ、を変えることにより制御可能である。これは式（１３）より明らかである。

第５０図は第４９図に示した周波数帯域制御増幅回路の周波数特性を示すグラフである。曲線ｆ　Ａｌ４Ｐはカスコード増幅回路７０周波数特性を示す。第４９図に示した周波数帯域制御増幅回路により制御される出力信号Ｓ　ｏｕｔの周波数帯域は上で定められた周波数ｆか曲線ｆ　ＡＨ１’上の周波数ｆ　ＡＭＰのいずれかの低周波数により決定される。周波数帯域制御増幅回路においては、周波数制御部分８のキャパシタンスｃｖおよび／またはエミッタ抵抗ｒ、を制御することにより、周波数ｆの特性を制御することができる。周波数範囲がｆ　ＭＩＮとｆ　）ＩＩＡＸの間にある、即ちｆＭＩＮ≦ｆ≦ｆ　ＷＡＸと仮定すると、キャパシタンスＣｖおよび／またはエミッタ抵抗ｒ８がｆ　ＩＩＩＡＸ＞　ｆ　ＡＭＰを満たすように選択することにより、カスコード回路７は第５０図に示したようにｆ　）４！Ｎとｆ　ＭＡＸの間の周波数帯域を制御することができる。このようにして、第４９図に示した周波数帯域制御増幅回路は広周波数範囲の周波数帯域を自由に制御することができる。

第５１図は本発明による周波数帯域制御増幅回路の第１実施例の回路図を示したものである。図において、周波数帯域制御部分８は負荷トランジスタＴＲ２のエミッタと接地の間に接続された可変コンデンサＣｖのみからなる。第５２図は第５１図に示した周波数帯域制御増幅回路の等価回路を示す。

トランジスタＴＲＩは電流駆動源ＩＤとして上記のように機能し、Ｖ　ｘ　Ｎ／　Ｒ−により定められる電流を供給し、また負荷トランジスタＴＲ２は負荷抵抗器ＲＬに対しｇ−Ｖ＋ｉｘにより定められる電流を供給する電流源として機能する。

第５３図は第５１図に示した周波数帯域制御増幅回路の周波数特性を示すグラフである。図において、ｆ、は実際の制御自在周波数範囲を表わす。

第５４図は更に特定の周波数帯域制御増幅回路の回路図である。図において、周波数帯域制御部分８は電圧制御形可変キャパシタンスダイオードＤと可変電圧源Ｖｏからなる。この単一終端可変コンデンサ回路のキャパシタンスは可変電圧源Ｖｎの電圧を変更することにより制御される。

第５５図は他の更に特定の周波数帯域制御増幅回路の回路図を示す。図において、カスコード回路７は差動形カスコード回路として形成され、また周波数帯域制御部分８は、２つの並列接続電圧制御形ダイオードＤ１およびＤ２と、電流源Ｃ３８と、電圧制御トランジスタＴＲ８と、可変抵抗器Ｒ８からなる。ダイオードのキャパシタンスは可変抵抗器Ｒ８を変えることにより制御される。負荷トランジスタＴＲ２１とＴＲ２２のベースにバイアス電圧ＶＢを供給するバイアス電圧源はトランジスタＴＲ，により実現される。

第５６図は本発明による周波数帯域制御増幅回路の第２実施例を示す回路図である。図において、周波数帯域制御部分８はコンデンサＣと可変直流型流形電流源９からなる。負荷トランジスタＴＲ２のエミッタに流れるシンク電流ＩＳＩ□（＝Ｉｉ）を変えることにより、エミッタ抵抗ｒ、は次の式により変化する。

Ｖ　ｔ　＝　ｋ　Ｔ　／　ｇ　・・・（１５）で与えられる。ここにＫはボルツマン定数、Ｔは絶対温度、ｇは電子の電荷を示す。

第５７図は第５６図に示した周波数帯域制御増幅回路の等価回路を示すグラフである。即ち、式（１３）により定められる周波数ｆを決定するパラメータとしてのトランジスタＴＲ２のエミッタ抵抗ｒ、を変えることにより、実際の周波数帯域ｆ１は第５８図に示したように制御できる。

第５９図および６０図は更に特定の周波数帯域制御増幅回路の回路図である。第５９図において、可変直流型流形電流源９は可変抵抗器ＲＳＩＮＫであり、また第６０図で可変直流型流形電流源９は可変ミラー形電流源である。この電流源９の可変抵抗器Ｒ５ＩＮＫを変えることにより、負荷トランジスタＴＲ２１とＴＲ２２のエミッタに流れるシンク電流ＩＳＩ□は変化され、また負荷トランジスタＴＲ２１とＴＲ２２のエミッタ抵抗ｒ、が変化される。

第６１図は本発明による周波数帯域制御増幅回路の第３実施例の回路図である。

図において、周波数帯域制御部分８は可変コンデンサＣｖと可変電流源９からなる。この実施例は第５１図および５６図により説明した第１および第２実施例を組み合わせたものである。第６２図は第６１図に示した周波数帯域制御増幅回路の等価回路図である。第６３図は第６１図に示した周波数帯域制御増幅回路の周波数特性を示すグラフである。

第６４図〜６６図は第６１図に示した第３実施例の更に特定の周波数帯域制御増幅回路の回路図である。第６４図〜６６図の周波数帯域制御部分８の回路要素は上記回路要素の組み合わせである。

第６７図は本発明による周波数帯域制御増幅回路の第４実施例の回路図である。

図において、周波数帯域制御部分８は並列接続トランジスタＴＲ３１とＴＲ３２および可変電流源Ｃ８ｖからなる。トランジスタＴＲ３１とＴＲ３２のベース・エミッタコンデンサＣＩＩＥは、ベースをバイアス電圧源Ｖ、を通して接地したトランジスタＴＲ２１とＴＲ２２のエミッタと接地の間に接続される。ベース・エミッタ間キャパシタンスＣｍＦは）ランジスタＴＲ３１とＴＲ３２を流れる電流を変えることにより変更できる。可変電流源Ｃ８ｖは電流を供給するために設けられる。トランジスタＴＲ３１とＴＲ３２のコレクタは高電圧源Ｖ１に共通接続される。

第６８図は本発明による周波数帯域制御増幅回路の第５実施例を示す回路図である。図において、周波数帯域制御部分８は並列接続トランジスタＴＲ３１とＴＲ３２、これらのトランジスタのコレクタと電圧源ＶＣｃＯ間に接続された抵抗器Ｒ９１とＲ９２、および可変電流源Ｃ８ｖからなる。トランジスタＴＲ３１ｃ！：ＴＲ３２のベース・コレクタコンデンサＣＢＣは、ベースをバイアス電圧源Ｖ、を通して接地したトランジスタＴＲ２１とＴＲ２２のエミッタと電圧源Ｖ　ｃｃＯ間に接続される。

ベース・コレクタキャパシタンスＣｌＩＣはトランジスタＴＲ３１とＴＲ３２を流れる電流を変えることにより変化させることができる。可変電流源Ｃ８ｖは電流を供給するために設けられる。

以上説明したように、本発明の共通回路構成はカスコード回路構成と付加回路を備えた高速電子回路であり、付加回路はストレイキャパシタンスを排除するバイアス電流源、またはキャパシタンス成分を付加するかカスコード回路の負荷トランジスタのエミッタ抵抗を変化させる周波数帯域制御部分などであり、共に周波数帯域を変えるものである。

本発明の精神と範囲を逸脱せずに多くの異なる実施例が可能なことは言うまでもないことである。本発明は添付した請求の範囲に示したものを除いて、本明細書で説明した特定の実施例に限定されるものではない。

産業上の利用可能性高速電子回路およびその応用である、インタフェース回路やレベルシフト回路などの多くの回路は、高速動作、改良された周波数特性、波形応答特性、安定性および／または広周波数帯域を必要とする各種の電子回路システムに用いることができる。

周波数従来技術ＶＥＥ　ＶＥＥ　ＶＥＥＶＥＥＶＥＥ　ＶＥＥＶＥＥ　ＶＥＥ　ＶＥＥＦｉｇ、４８　従来技術周波数　□ 馬波数　−一一周波数　−一會参照符号の説明ＩＤ・・・駆動電流源ＣＳ　ａ・・・バイアス電流源Ｑ・・・負荷トランジスタＲ・・・負荷抵抗器国際調査報告 ”ｍｌ＾―””−ＰＣＴ／ＪＰ８Ｂ１００７５Ｂｐ畠ｇｅ　２Ｓ＾　２３５２９１、ｌＩｍＭｌ　ａａ＊工ｍ１４’ｌｌｌ＊、ＰＣＴ／ＪＰ　８８１００７５Ｂ匡際調査報告

Claims

【特許請求の範囲】１．少なくとも１つの入力トランジスタを備え、該トランジスタのエミッタが動作的に接地され、そのベースが入力信号（ＳＩＮ）を受けてなる電流駆動回路（ＩＤ）と、少なくとも１つの負荷トランジスタを備え、該トランジスタのエミッタが前記入力トランジスタのコレクタに接続され、ベースが動作的に接地される負荷トランジスタ回路と、前記エミッタに接続されたバイアス電流源（ＣＳｏ）であって、該バイアス電流源から供給された電流が前記負荷トランジスタに供給されて、前記負荷トランジスタがオンになされたとき前記負荷トランジスタのペース・エミッタ電圧で前記負荷トランジスタがオフになされた場合に前記負荷トランジスタのベース・エミッタ電圧（ＶＢＥ）を維持してなるバイアス電流源（ＣＳｏ）とを具備した高速電子回路。２．前記バイアス電流源（ＣＳｏ）は前記負荷トランジスタ（Ｑ）の前記エミッタと接地の間に接続された電流ミラー形バイアス電流源回路からなる請求項１記載の高速電子回路。３．前記負荷トランジスタ（Ｑ）の前記ベースと接地の間に接続されたバイアス電圧源（Ｖ８）から更になる請求項１または２記載の高速電子回路。４．前記バイアス電流源（ＣＳｏ）は前記負荷トランジスタの前記エミッタと接地の間に接続された少なくとも１つの抵抗器（Ｒ６）からなる請求項１記載の高速電子回路。５．前記負荷トランジスタの前記バイアスと接地の間に接続されたバイアス電圧源（ＶＢ）から更になる請求項１または４記載の高速電子回路。６．前記負荷トランジスタのコレクタに接続されて前記入力信号（ＳＩＮ）に対応する電圧信号（ＳｏｕＴ）を出力する少なくとも１つの負荷抵抗器（Ｒ）と、前記電流駆動回路（ＩＤ）の前記入力トランジスタのコレクタと前記負荷トランジスタ（Ｑ）の前記エミッタとの間に接続された少なくとも１つの転送ライン（ｌ）とから更になる請求項１記載のインタフェース回路。７．前記入力信号は高レベルと低レベルの間で論理的に変化するデータ信号である請求項６記載のインタフェース回路。８．前記電流駆動回路（ＩＤ）は前記入力トランジスタ（Ｑ１）と入力抵抗器（Ｒ１）とを備え、前記入力トランジスタのベースは前記入力信号（ＳＩＮ）を受け、前記入力抵抗器は前記入力トランジスタのエミッタと接地の間に接続されてなり、前記負荷トランジスタ回路は、前記負荷トランジスタ（Ｑ２）を備え、該トランジスタ（Ｑ２）のエミッタは前記入力トランジスタのコレクタに接続され、そのコレクタは前記負荷抵抗器（Ｒ２）に接続されて、これらのコレクタと負荷抵抗器が共通接続される点から前記出力信号（ＳｏｕＴ）を出力してなり、前記電流ミラー形バイアス電流源回路（ＣＳｏ）は、コレクタを前記負荷トランジスタの前記エミッタに接続された第１電流源トランジスタ（Ｑ３１）と、自身の第１端子に電源（Ｖｃｃ）を供給される第１電流源抵抗器（Ｒ５）と、コレクタを、該第１電流源抵抗器の第２端子と自身のベースに接続された第２電流源トランジスタ（Ｑ３２）とを備え、前記第１および第２電流源トランジスタのベースは共通接続され、更に前記第１および第２電流源トランジスタのエミッタと接地の間に接続された第２および第３電流源抵抗器（Ｒ３とＲ４）を備えてなる請求項７記載のインタフェース回路。９．前記電流駆動回路（ＩＤ）は前記入力トランジスタ（Ｑ１）と入力抵抗器（Ｒ１）を備え、該入力トランジスタのベースは前記入力信号（ＳＩＮ）を受信し、更に前記入力抵抗器は前記入力トランジスタのエミッタと接地の間に接続されてなり、前記負荷トランジスタ回路は負荷トランジスタ（Ｑ２）を備え、該負荷トランジスタのエミッタは前記入力トランジスタのコレクタに接続され、そのコレクタは前記負荷抵抗器（Ｒ２）に接続されて前記コレクタと前記負荷抵抗器が共通接続される点から前記出力信号（ＳｏｕＴ）を出力してなり、前記電流源回路（ＣＳｏ）は前記負荷トランジスタのエミッタと接地の間に接続された電流抵抗器（Ｒ６）を備えてなる請求項７記載のインタフェース回路。１０．前記電流駆動回路（ＩＤ）は自身のベースに接続された２つの入力信号（ＳＩＮＩとＳＩＮ２）に応じて差動動作するように並列接続された第１および第２入力トランジスタ（Ｑ１１とＱ１２）と、前記第１および第２入力トランジスタのエミッタと接地の間に接続された電流源（ＣＳ）とを備えてなり、前記負荷トランジスタ回路は第１および第２負荷トランジスタ（Ｑ２１，Ｑ２２）を備え、前記第１負荷トランジスタのエミッタは前記第１入力トランジスタのコレクタに接続され、前記第２負荷トランジスタのエミッタは前記第２入力トランジスタのコレクタに接続され、更に前記第１および第２負荷トランジスタのベースは共通接続されると共に動作的に接地されてなり、２つの負荷抵抗器（Ｒ２１とＲ２２）がそれぞれ前記第１および第２負荷トランジスタのコレクタに接続されて、該コレクタと前記負荷抵抗器の共通接続点から２つの出力信号（ＳｏｕＴ１とＳｏｕＴ２）を出力してなり、更に、前記電流ミラー形バイアス電流源回路（ＣＳｏ）は並列に接続された第１〜第３電流源トランジスタ（Ｑ３１，Ｑ３およびＱ４）を備え、該第１および第２電流源トランジスタのコレクタはそれぞれ前記第１および第２負荷トランジスタの前記エミッタにそれぞれ接続され、第１端子において電源（Ｖｃｃ）を供給された第１電流源抵抗器（Ｒ５）を備え、その第２端子は前記第３電流源トランジスタのコレクタに接続され、前記第３電流源トランジスタのペースは前記第１および第２電流源トランジスタのベースに共通接続されたそのベースに接続され、更に前記第１〜第３電流源トランジスタのエミッタと接地の間にそれぞれ接続された第２〜第４電流源抵抗器（Ｒ３１，Ｒ２２およびＲ４）を備えてなる請求項７記載のインタフェース回路。１１．前記電流駆動回路（ＩＤ）は、自身のベースに接続された２つの入力信号（ＳＩＮ１とＳＩＮ２）に応じて差動動作するように並列に接続された第１および第２入力トランジスタ（Ｑ１１とＱ１２）と、前記第１および第２入力トランジスタのエミッタと接地の間に接続された電流源（ＣＳ）とを備えてなり、前記負荷トランジスタ回路は、第１および第２負荷トランジスタ（Ｑ２１とＱ２２）を備え、該第１負荷トランジスタのエミッタは前記第１入力トランジスタのコレクタに接続され、前記第２負荷トランジスタのエミッタは前記第２入力トランジスタのコレクタに接続され、更に前記第１および第２負荷トランジスタのベースは共通接続され、動作的に接地されてなり、２つの負荷抵抗器（Ｒ２１とＲ２２）が設けられ、前記第１および第２負荷トランジスタのコレクタにそれぞれ接続されて共通接続された前記コレクタと前記負荷抵抗器の点から２つの出力信号（ＳｏｕＴ１とＳｏｕＴ２）を出力してなり、更に前記電流ミラー形バイアス電流源回路（ＣＳｏ）はそれぞれ、前記負荷トランジスタの前記エミッタと接地の間に接続された２つの抵抗器（Ｒ６１，Ｒ６２）からなる請求項７記載のインタフェース回路。１２．前記負荷トランジスタ回路の前記負荷トランジスタ（Ｑ）のコレクタに接続された少なくとも１つの負荷抵抗器（Ｒ２１，Ｒ２２）を含む負荷抵抗器回路から更になり、更に、前記負荷トランジスタの前記エミッタと前記ベースの間に接続された前記バイアス電流源（ＣＳｏ）は、前記負荷抵抗器を流れる電流を供給して該電流と前記負荷抵抗器の抵抗値により規定される値だけ前記出力信号のレベルをシフトさせる少なくとも１つの電流源（ＣＳ２，ＣＳ３）からなる請求項１記載のレベルシフト回路。１３．前記電流駆動回路（ＩＤ）は入力トランジスタ（Ｑ１）と入力抵抗器（Ｒ１）を備え、該入力トランジスタのベースは前記入力信号（ＳＩＮ）を受け、更に前記入力抵抗器は前記入力トランジスタのエミッタと接地の間に接続され、前記負荷トランジスタ回路は負荷トランジスタ（Ｑ２）を備え、そのエミッタは前記入力トランジスタのコレクタに接続され、そのコレクタは前記負荷抵抗器（Ｒ２）に接続されて、これらのコレクタと負荷抵抗器が共通接続される点から前記出力信号（ＳｏｕＴ）を出力してなり、更に前記電流ミラー形バイアス電流源回路（ＣＳｏ）は、コレクタを前記負荷トランジスタの前記エミッタに接続された第１電流源トランジスタ（Ｑ３１）と、自身の第１端子に電源（Ｖｃｃ）を供給される第１電流源抵抗器（Ｒ５）と、コレクタを前記第１電流源抵抗器の第２端子と自身のベースに接続された第２電流源トランジスタ（Ｑ３２）とを備え、前記第１および第２電流源トランジスタのベースは共通接続され、更に前記第１および第２電流源トランジスタのエミッタと接地の間にそれぞれ接続された第２および第３電流源トランジスタ（Ｒ３およびＲ４）を備えてなる請求項１２記載のレベルシフト回路。１４．前記電流駆動回路（ＩＤ）は入力トランジスタ（Ｑ１）と入力抵抗器（Ｒ１）を備え、前記入力トランジスタのベースは前記入力信号（ＳＩＮ）を受信し、前記入力抵抗器は前記入力トランジスタのエミッタと接地の間に接続されてなり、前記負荷トランジスタ回路は負荷抵抗器（Ｑ２）を備え、この負荷抵抗器のエミッタは前記入力トランジスタのコレクタに接続され、そのコレクタは前記負荷抵抗器（Ｒ２）に接続されて、前記コレクタと前記負荷抵抗器が共通接続される点から前記出力信号（ＳｏｕＴ）を出力してなり、更に、前記バイアス電流源回路（ＣＳｏ）は前記負荷トランジスタの前記エミッタと接地の間に接続された電流抵抗器（Ｒ６）を備えてなる請求項１２記載のレベルシフト回路。１５．前記電流駆動回路（ＩＤ）は並列接続されて、自身のベースに接続された２つの入力信号（ＳＩＮ１とＳＩＮ２）に応じて差動動作する第１および第２入力トランジスタ（Ｑ１１とＱ１２）を備え、更にこれらの第１および第２入力トランジスタのエミッタと接地の間に接続された電流源（ＣＳ）を備えてなり、前記負荷トランジスタ回路は第１および第２負荷トランジスタ（Ｑ２１とＱ２２）を備え、この第１負荷トランジスタのエミッタは前記第１入力トランジスタのコレクタに接続され、この第２負荷トランジスタのエミッタは前記第２入力トランジスタのコレクタに接続され、前記第１および第２負荷トランジスタのベースは共通接続され更に動作的に接地されてなり、２つの負荷抵抗器（Ｒ２１と２２）が設けられ、且つそれぞれ前記第１および第２負荷トランジスタのコレクタに接続されて前記コレクタと前記負荷抵抗器が共通接続される点から２つの出力信号（ＳｏｕＴ１とＳｏｕＴ２）を出力してなり、前記電流ミラー形バイアス電流源回路（ＣＳｏ）は並列接続の第１から第３の電流源トランジスタ（Ｑ３１，Ｑ３およびＱ４）を備え、前記第１および第２電流源トランジスタのコレクタはそれぞれ前記第１および第２負荷トランジスタの前記エミッタに接続され、第１端子に電源を供給される第１電流源抵抗器（Ｒ５）を備え、その第２端子は前記第３電流源トランジスタのコレクタに接続され、前記第３電流源トランジスタのペースは前記第１および第２電流源トランジスタのベースに共通接続された自身のベースに接続され、更に前記第１から第３電流源トランジスタのエミッタと接地の間にそれぞれ接続された第２から第４の電流源抵抗器（Ｒ３１，Ｒ３２およびＲ４）を備えてなる請求項１２記載のレベルシフト回路。１６．前記電流駆動回路（ＩＤ）は直列接続されて自身のベースに接続された２つの入力信号（ＳＩＮ１とＳＩＮ２）に応じて差動動作する第１および第２入力トランジスタ（Ｑ１１とＱ１２）と、前記第１および第２入力トランジスタのエミッタと接地の間に接続された電流源（ＣＳ）とを備えてなり、前記負荷トランジスタ回路は第１および第２負荷トランジスタ（Ｑ２１とＱ２２）を備え、該第１負荷トランジスタのエミッタは前記第１入力トランジスタのコレクタに接続され、前記第２負荷トランジスタのエミッタは前記第２入力トランジスタのコレクタに接続され、前記第１および第２負荷トランジスタのベースは共通接続されると共に動作的に接地されてなり、２つの負荷抵抗器（Ｒ２１とＲ２２）が設けられてそれぞれ前記第１および第２負荷トランジスタのコレクタに接続されて前記コレクタと前記負荷抵抗器の共通接続点から２つの出力信号（ＳｏｕＴ１とＳｏｕｔ２）を出力してなり、前記電流ミラー形バイアス電流源回路（ＣＳｏ）は前記負荷トランジスタの前記エミッタと接地の間にそれぞれ接続された２つの抵抗器（Ｒ６１，Ｒ６２）からなる請求項１２記載のインタフェース回路。１７．前記負荷抵抗回路に接続されたラッチ回路（ＦＦ）から更に構成され、前記電流駆動源（ＩＤ）は差動形回路として形成され、前記負荷トランジスタ回路は並列接続の２つの負荷トランジスタと前記２つの負荷トランジスタに接続された２つの電流源（ＣＳ２，ＣＳ３）から構成されて前記負荷抵抗器におけるレベルシフト値として電圧降下値を変化させてなる請求項１２記載の信号弁別回路。１８．前記負荷トランジスタ回路の第１電流源（ＣＳ２）は電流ミラー形電流源回路からなる請求項１７記載の信号弁別回路。１９．前記第１電流ミラー形電流源回路は可変電圧源（Ｖｃ）に接続されてこれから供給される電流を変化させる請求項１８記載の信号弁別回路。２０．前記負荷トランジスタ回路の第２電流源（ＣＳ３）は電流ミラー形電流源回路からなる請求項１７記載の信号弁別回路。２１．前記第２電流ミラー形電流源回路は可変電圧源（Ｖｃ）に接続されてそれから供給される電流を変化させる請求項２０記載の信号弁別回路。２２．複数の前記負荷トランジスタ回路の各々と複数の負荷抵抗器の各々は直列に接続され、前記直列接続回路は直列に接続され、前記電流駆動回路（ＩＤ）と前記バイアス電流源（ＢＣ）は互いに並列に接続されると共に、前記負荷トランジスタ回路と前記負荷抵抗器が直列に接続される前記回路の端部に接続される請求項１記載の信号分配回路。２３．複数のエミッタフォロワ回路から更になり、それぞれの回路は前記負荷抵抗器と前記負荷トランジスタ回路の前記負荷トランジスタのコレクタのそれぞれの共通接続点に接続される請求項２２記載の信号分配回路。２４．複数の前記負荷トランジスタ回路の各々および複数の負荷抵抗器の各々は接続され、該直列接続回路は並列に接続され、前記電流駆動回路（ＩＤ）と前記バイアス電流源（ＢＣ）は並列に接続されると共に前記並列接続回路の共通接続点に接続される請求項１記載の信号分配回路。２５．複数のエミッタフォロワ回路から更になり、各々の回路は前記負荷抵抗器と前記負荷トランジスタ回路の前記負荷トランジスタのコレクタのそれぞれの共通接続点に接続される請求項２４記載の信号分配回路。２６．複数の前記電流駆動回路（ＩＤ１〜ＩＤｎ）は並列に接続され、各々の電流駆動回路は合成されるべき入力信号（ＳＩＮ）を受け、前記負荷トランジスタ回路と負荷抵抗器（Ｒ）は直列に接続されて合成信号（Ｖｏ）を出力し、前記バイアス電流源（ＢＣ）と前記負荷トランジスタ回路の前記負荷トランジスタ（Ｑ）の前記エミッタは前記並列接続電流駆動回路の共通接続点に接続される請求項１記載の信号合成回路。２７．少なくとも１つのトランジスタ（ＴＲ１）と少なくとも１つの抵抗器（ＲＥ）を備え、該抵抗器は前記トランジスタのエミッタと接地の間に接続され、前記トランジスタのベースは入力信号（ＳＩＮ）を受けてなる増幅回路と、少なくとも１つの負荷トランジスタ（ＴＲ２）を備え、そのベースは動作的に接地され、そのエミッタは前記トランジスタのコレクタに接続されてなる負荷トランジスタ回路と、前記負荷トランジスタのコレクタと電源（Ｖｃｃ）の間に接続された少なくとも１つの負荷抵抗器（ＲＬ）と、前記トランジスタの前記コレクタと前記負荷トランジスタの前記エミッタとめ前記共通接続点に動作的に接続されて前記負荷トランジスタの前記エミッタと接地の間のキャパシタンスを制御する周波数帯域制御手段（８）とから構成され、前記負荷トランジスタの前記コレクタと前記負荷抵抗器との前記共通接続点から出力信号（ＳｏｕＴ）が出力され、該出力信号の周波数帯域は前記可変コンデンサ回路のキャパシタンスに応じて変化されてなる周波数帯域制御増幅回路。２８．前記周波数帯域制御手段は可変コンデンサである請求項２７記載の周波数帯域制御増幅回路。２９．前記周波数帯域制御手段は、カソードが前記負荷トランジスタ（ＴＲ２）の前記エミッタに接続された可変容量ダイオード（Ｄ）と、該可変容量ダイオードのアノードに接続された可変電圧源（Ｖｐ）とを備え、前記可変容量ダイオードのキャパシタンスは前記可変電圧源からの電圧に応じて変化されてなる請求項２７記載の周波数帯域制御増幅回路。３０．前記周波数帯域制御手段は前記負荷トランジスタ（ＴＲ２）の前記エミッタに接続されて、前記負荷トランジスタのエミッタ抵抗を変化させる電流を供給する請求項２７記載の周波数帯域制御増幅回路。３１．前記可変電流源は可変抵抗器からなる請求項３０記載の周波数帯域制御増幅回路。３２．前記可変電流源は電流ミラー形可変電流源からなる請求項３０記載の周波数帯域制御増幅回路。３３．前記周波数帯域制御手段はコンデンサと可変電流源（ＩＳＩＮＸ）からなり、これらのコンデンサと可変電流源は並列接続され、且つ前記可変電流源は前記負荷トランジスタ（ＴＲ２）の前記エミッタに電流を供給して前記負荷トランジスタのエミッタ抵抗を変化させてなる請求項２７記載の周波数帯域制御増幅回路。３４．前記可変電流源は可変抵抗器からなる請求項３３記載の周波数帯域制御増幅回路。３５．前記可変電流源は電流ミラー形可変電流源からなる請求項３３記載の周波数帯域制御増幅回路。３６．前記コンデンサは一定キャパシタンスを有するコンデンサである請求項３０記載の周波数帯域制御増幅回路。３７．前記可変電流源は零流ミラー形可変電流源からなる請求項３６記載の周波数帯域制御増幅回路。３８．前記コンデンサは可変キャパシタンスを有するコンデンサである請求項３０記載の周波数帯域制御増幅回路。４０．前記可変コンデンサは、カソードが前記負荷トランジスタ（ＴＲ２）の前記エミッタに接続された可変容量ダイオード（Ｄ）とこの可変容量ダイオードのアノードに接続された可変電圧源（ＶＤ）からなり、前記可変容量ダイオードのキャパシタンスは前記可変電圧源からの電圧に応じて変化される請求項３９記載の周波数帯域制御増幅回路。４１．前記可変電流源は可変抵抗器からなる請求項４０記載の周波数帯域制御増幅回路。４２．前記可変電流源は電流ミラー形可変電流源からなる請求項４０記載の周波数帯域制御増幅回路。４３．前記周波数帯域制御手段は、ベースが前記負荷トランジスタの前記エミッタに接続され、コレクタが電圧源（Ｖｃｃ）に直結された少なくとも１つのトランジスタ（ＴＲ２１，ＴＲ２２）と、前記付加されたトランジスタのエミッタに接続され、且つこの付加されたトランジスタに可変電波を供給してこの付加されたトランジスタの前記ベースとエミッタの間のキャパシタンスを変える請求項２７記載の周波数帯域制御増幅回路。４４．前記可変電流源は可変抵抗器からなる請求項４３記載の周波数帯域制御増幅回路。４５．前記可変電流源は電流ミラー形可変電流源からなる請求項４３記載の周波数帯域制御増幅回路。４６．前記周波数帯域制御手段は、ベースが前記負荷トランジスタの前記エミッタに接続された少なくとも１つのトランジスタ（ＴＲ２１，ＴＲ２２）と、前記付加トランジスタのコレクタと電圧源（Ｖｃｃ）の間に接続された少なくとも１つの抵抗器と、前記付加トランジスタのエミッタに接続され且つこの付加トランジスタに可変電流を供給してこの付加トランジスタの前記ベースとコレクタの間のキャパシタンスを変化させる請求項２７記載の周波数帯域制御増幅回路。４７．前記可変電流源は可変抵抗器からなる請求項４６記載の周波数帯域制御増幅回路。４８．前記可変電流源は電流ミラー形可変電流源からなる請求項４６記載の周波数帯域制御増幅回路。４９．前記増幅回路は差動形トランジスタ回路により形成され、且つ前記負荷トランジスタ回路は２つの並列接続トランジスタからなり更に前記負荷トランジスタのコレクタと前記電圧源との間に接続された２つの負荷抵抗器からなる請求項２７記載の周波数帯域制御増幅回路。５０．各々が前記負荷トランジスタのベースと低電圧源の間に接続された２つのバイアス電圧源（ＶＢ）から更になる請求項４９記載の周波数帯域制御増幅回路。