JPS62177789A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS62177789A JPS62177789A JP61017971A JP1797186A JPS62177789A JP S62177789 A JPS62177789 A JP S62177789A JP 61017971 A JP61017971 A JP 61017971A JP 1797186 A JP1797186 A JP 1797186A JP S62177789 A JPS62177789 A JP S62177789A
- Authority
- JP
- Japan
- Prior art keywords
- common sense
- line
- read
- sense
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000015654 memory Effects 0.000 claims abstract description 10
- 230000010354 integration Effects 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに係り、特に高集積化に好適な半
導体メモリに関する。
導体メモリに関する。
第５図に従来のバイボーラランダムアクセスメ−モリに
多用されているセンス回路の構成を示す。
多用されているセンス回路の構成を示す。
同図に於いて、５０１はメモリセルアレー５０２゜５０
３．５０８．５０９はビット線、５０４゜５０５．５１
０．５１１は読み出しトランジスタ。
３．５０８．５０９はビット線、５０４゜５０５．５１
０．５１１は読み出しトランジスタ。
５０６．５０７はコモンセンス線、５１２゜５１３は読
み出し電流源である。コモンセンス５０６．５０７はそ
れぞれ負荷抵抗５１４゜５１５をコレクタに接続したト
ランジスタ５１６゜５１７のエミッタに接続される。な
おトランジスタ５１６，５１７のベース電位Ｖ旧よコモ
ンセンス線５０６，５０７．が適当な電位になるように
設定される０本回路に於いて読み出し動作は以下のよう
にして行われる。今ビット線５０２，５０３に接続され
ているメモリセルが選択されたとすれば、セルの情報に
応じて読み出し用トランジスタ５０４．５０５のうちい
ずれか一方、例えば読出し用トランジスタ５０４から読
み出し電流が流れ、読み出し用トランジスタ５０５から
は読み出し電流は流れない。従ってセンス出力Ｓは高電
位、−９−は低電位となるこのセンス出力Ｓ、Ｓ間の電
位差を次段の出力回路（図では省略）で増幅して、デー
タ出力が得られる。
み出し電流源である。コモンセンス５０６．５０７はそ
れぞれ負荷抵抗５１４゜５１５をコレクタに接続したト
ランジスタ５１６゜５１７のエミッタに接続される。な
おトランジスタ５１６，５１７のベース電位Ｖ旧よコモ
ンセンス線５０６，５０７．が適当な電位になるように
設定される０本回路に於いて読み出し動作は以下のよう
にして行われる。今ビット線５０２，５０３に接続され
ているメモリセルが選択されたとすれば、セルの情報に
応じて読み出し用トランジスタ５０４．５０５のうちい
ずれか一方、例えば読出し用トランジスタ５０４から読
み出し電流が流れ、読み出し用トランジスタ５０５から
は読み出し電流は流れない。従ってセンス出力Ｓは高電
位、−９−は低電位となるこのセンス出力Ｓ、Ｓ間の電
位差を次段の出力回路（図では省略）で増幅して、デー
タ出力が得られる。
以上述べた従来のセンス回路では、第５図からも解るよ
うに、コモンセンス線５０６，５０７には読み出し用ト
ランジスタがビット線対の数だけ接続される。従ってコ
モンセンス線の容量ＣｓはＣｓ：Ｆ（、Ａｔ＋ ｎ Ｘ
（ｅｔｃ＋ Ｃｔｓ）（ＣＡｍ：コモンセンス線の配
線容量、Ｃｒｃ、 Ｃ７０：読み出し用トランジスタの
ベースコレクタ間容量。
うに、コモンセンス線５０６，５０７には読み出し用ト
ランジスタがビット線対の数だけ接続される。従ってコ
モンセンス線の容量ＣｓはＣｓ：Ｆ（、Ａｔ＋ ｎ Ｘ
（ｅｔｃ＋ Ｃｔｓ）（ＣＡｍ：コモンセンス線の配
線容量、Ｃｒｃ、 Ｃ７０：読み出し用トランジスタの
ベースコレクタ間容量。
コレクタ基板間容量、ｎ：ビット線対の数）で表わせる
。上式から解るように、コモンセンス線の容量Ｃｓは高
集積化に伴って、すなわちビット線対の数ｎが増えるに
従って増大する。このためコンセンス線の充放電時間が
増加し、アクセス時間の増大を招くので、高集積化が麺
しい状況にあった。
。上式から解るように、コモンセンス線の容量Ｃｓは高
集積化に伴って、すなわちビット線対の数ｎが増えるに
従って増大する。このためコンセンス線の充放電時間が
増加し、アクセス時間の増大を招くので、高集積化が麺
しい状況にあった。
なお、センス回路の術技として関連するものに特開昭５
８−１３７１８５号、特開昭５９−１７８６８３号が挙
げられる。
８−１３７１８５号、特開昭５９−１７８６８３号が挙
げられる。
本発明の目的は、高集積化に適したセンス回路を有する
半導体メモリを提供することにある。
半導体メモリを提供することにある。
一ヒ記の目的を達成するために、本発明では、コモンセ
ンス線を複数に分割し、その容量の低減を図っている。
ンス線を複数に分割し、その容量の低減を図っている。
このため、高集積化してもコモンセンス線の容量を小さ
く抑えることができるのでコモンセンス線の充放電に起
因するアクセス時間の増大を避けることが可能となる。
く抑えることができるのでコモンセンス線の充放電に起
因するアクセス時間の増大を避けることが可能となる。
以下、本発明を実施例により詳細に説明する。
第１図は、本発明の一実施例でありコモンセンス線を２
分割した例を示している。１０１はメモリセルアレー、
１０２，１０３，１１０，１１１はビット線、１０４，
１０５，１１２，１１３は読み出し用トランジスタ、１
０６，１０７゜１０８．１０９はコモンセンス線、１１
４゜１１５は読み出し電流源ｖＲはコモンセンス線のバ
イアス電位である。コモンセンス線は１０６と、１，０
８及び１０７と１０９に２分割され、負荷抵抗１１６，
１１７をコレクタに接続したマルチエミッタトランジス
タ１１８，１１９のエミッタに各々接続されている同図
に於いて読み出し動作は以下のようにして行われる。今
ビット線１０２゜１０３に接続されているメモリセルが
選択されたとすれば、セルの情報に応じて、読み出し用
トランジスタ１０４，１０５のうちいずれか一方、例え
ば読み出し用トランジスタ１０４から読出し電流が流れ
、読み出し用トランジスタ１０５からは読み出し電流が
流れない、また他の読み出し用トランジスタ（例えば１
１２，１１３）は、読み出し電流１１４，１１５を共有
しているため読み出し電流は流れない、従って４本のコ
モンセンス線１０６．１０７．、ＬＯ８，１０９のうち
のコモンセンス線１０６のみに読み出し電流が流れ、セ
ンス出力Ｓは高電位、百−は低電位となる。このセンス
出力Ｓ、 Ｓ−間の電位差を次段の出力回路（図では省
略）で増幅して、データ出力が得られる。
分割した例を示している。１０１はメモリセルアレー、
１０２，１０３，１１０，１１１はビット線、１０４，
１０５，１１２，１１３は読み出し用トランジスタ、１
０６，１０７゜１０８．１０９はコモンセンス線、１１
４゜１１５は読み出し電流源ｖＲはコモンセンス線のバ
イアス電位である。コモンセンス線は１０６と、１，０
８及び１０７と１０９に２分割され、負荷抵抗１１６，
１１７をコレクタに接続したマルチエミッタトランジス
タ１１８，１１９のエミッタに各々接続されている同図
に於いて読み出し動作は以下のようにして行われる。今
ビット線１０２゜１０３に接続されているメモリセルが
選択されたとすれば、セルの情報に応じて、読み出し用
トランジスタ１０４，１０５のうちいずれか一方、例え
ば読み出し用トランジスタ１０４から読出し電流が流れ
、読み出し用トランジスタ１０５からは読み出し電流が
流れない、また他の読み出し用トランジスタ（例えば１
１２，１１３）は、読み出し電流１１４，１１５を共有
しているため読み出し電流は流れない、従って４本のコ
モンセンス線１０６．１０７．、ＬＯ８，１０９のうち
のコモンセンス線１０６のみに読み出し電流が流れ、セ
ンス出力Ｓは高電位、百−は低電位となる。このセンス
出力Ｓ、 Ｓ−間の電位差を次段の出力回路（図では省
略）で増幅して、データ出力が得られる。
第１図から解るように、本実施例ではコモンセンス線が
２分割されているため、コモンセンス線の配線容ｌｔ（
前述のＣＡ ｌ ）及びコモンセンス線に接続されてい
る。読み出し用トランジスタの数（前述のｎに相当）が
従来の１／２となる。従ってコモンセンス線の容量（前
述のＣｓ ）は従来の１／２となり、コモンセンス線の
充放電時間を従来の約１７２に低減できる。
２分割されているため、コモンセンス線の配線容ｌｔ（
前述のＣＡ ｌ ）及びコモンセンス線に接続されてい
る。読み出し用トランジスタの数（前述のｎに相当）が
従来の１／２となる。従ってコモンセンス線の容量（前
述のＣｓ ）は従来の１／２となり、コモンセンス線の
充放電時間を従来の約１７２に低減できる。
第２図は、本発明のもう１つの実施例であり、ビット線
の電位差を検出する方式のセンス回路に本発明を適用し
た例を示している。読み出し用トランジスタ（例えば１
０４，１０５）のエミッタは共通の電源２０１に接続さ
れ、カレントスイッチ構成し、ヘースハビット＃ （１
０２，１０３）に接続され、コレクタはコモンセンス線
（１０６゜のちのは同一１０７）に接続されている。な
お。
の電位差を検出する方式のセンス回路に本発明を適用し
た例を示している。読み出し用トランジスタ（例えば１
０４，１０５）のエミッタは共通の電源２０１に接続さ
れ、カレントスイッチ構成し、ヘースハビット＃ （１
０２，１０３）に接続され、コレクタはコモンセンス線
（１０６゜のちのは同一１０７）に接続されている。な
お。
第１図と同一のものは同一符号が付しである。読み出し
動作は１選択されたビット線の電位差を前記カレントス
イッチで検出する点を除けば、第１図の実施例と同じで
ある。
動作は１選択されたビット線の電位差を前記カレントス
イッチで検出する点を除けば、第１図の実施例と同じで
ある。
第３図は１本発明のもう１つの実施例であり、コモンセ
ンス線を４分割した例を示している。
ンス線を４分割した例を示している。
３０３はメモリセルアレー、３１６〜３２３はビット線
、３０４〜３０７は読み出し用トランジスタ、３０８〜
３１１はコモンセンス線である。コモンセンス線は３０
８〜３１１に４分割し、コモンセンス線３０８，３０９
をマルチミッタトランセンシスタ３１２のエミッタに各
々接続し、コモンセンス線３１０，３１１をマルチエミ
ッタトランジスタ３１３のエミッタに各々接続する。そ
らに前記マルチエミッタトランジスタ３１２゜３１３の
コレクタをコレクタに負荷抵抗３１５を接続したもう１
つのマルチエミッタトランジスタ３１４のエミッタ各々
接続する。なおＶａｙ Ｖａ’はバイアス電位である。
、３０４〜３０７は読み出し用トランジスタ、３０８〜
３１１はコモンセンス線である。コモンセンス線は３０
８〜３１１に４分割し、コモンセンス線３０８，３０９
をマルチミッタトランセンシスタ３１２のエミッタに各
々接続し、コモンセンス線３１０，３１１をマルチエミ
ッタトランジスタ３１３のエミッタに各々接続する。そ
らに前記マルチエミッタトランジスタ３１２゜３１３の
コレクタをコレクタに負荷抵抗３１５を接続したもう１
つのマルチエミッタトランジスタ３１４のエミッタ各々
接続する。なおＶａｙ Ｖａ’はバイアス電位である。
以上の回路３０１（図中に波線で囲真で示した）はビッ
ト線対の左側のビット線（例えば３１６）に接続し１回
路３０１と同じ形式の回路３０２はビット線対の右側の
ビット線（例えば３１７）に接続する。
ト線対の左側のビット線（例えば３１６）に接続し１回
路３０１と同じ形式の回路３０２はビット線対の右側の
ビット線（例えば３１７）に接続する。
読み出し動作は、前述の２つの実施例とほぼ同じであり
、例えば読み出し用トランジスタ３０４に読み出し電流
が流れる場合は、マルチエミッタトランジスタ３１２，
３１４を通って読み出し電流が流れるのでセンス出力子
は低電位となる。一方回路３０２のセンス出力Ｓは高電
位となる。このセンス出力Ｓ９丁間の電位差を次段の出
力回；格（図では省略）で増幅してデータ出力が得られ
る。
、例えば読み出し用トランジスタ３０４に読み出し電流
が流れる場合は、マルチエミッタトランジスタ３１２，
３１４を通って読み出し電流が流れるのでセンス出力子
は低電位となる。一方回路３０２のセンス出力Ｓは高電
位となる。このセンス出力Ｓ９丁間の電位差を次段の出
力回；格（図では省略）で増幅してデータ出力が得られ
る。
第３図から解るように、本実施例ではコモンセンス線が
４分割されているため、コモンセンス線の容ｆｉ１（前
述Ｃｓ）は従来の１／４、となりコモンセンス線の充放
電時間を従来の約１／４に低減できる。
４分割されているため、コモンセンス線の容ｆｉ１（前
述Ｃｓ）は従来の１／４、となりコモンセンス線の充放
電時間を従来の約１／４に低減できる。
また以上の実施例ではコモンセンス線を２分割と４分割
した例を示したが、第３図と同様の考え方で８分割、１
６分割あるいはそれ以上の分割も可能である。
した例を示したが、第３図と同様の考え方で８分割、１
６分割あるいはそれ以上の分割も可能である。
第４図は１本発明のもう１つの実施例であり、センス出
力Ｓで直接データ出力用の出力トランジスタを駆動した
例を示している。なおセンス出力Ｓ側のセンス回路は不
要なので取り去り、左側のビット線に接続される読み出
し用トランジスタ（例えば１０４）のコレクタは電源電
圧の正の側へ接続している。従来、このようにセンス直
接出力１−ランジスタを駆動するセンス出力回路には、
コモンセンス線のバイアス電流（第１図の電流５１８．
５１９による電流）による電降降下により、データ出力
Ｄｏの高レベルガ下がり適正な論理レベルが得られない
という問題点があった。しかし、第４図の回路では、コ
モンセンス線を分割し、その容量の低減を図っているの
でバイアス電流（電流源４０２，４０３による電流）を
大幅に減らすことが可能であり、データ出力ＤＯの高レ
ベルの低下を問題にならない程度に小さく迎えることが
できる。このようにセンス出力で直接出力トランジスタ
を駆動することで、出力回路での遅延時間を大幅に低減
することができアクセフ時間の高速化が可能となる。
力Ｓで直接データ出力用の出力トランジスタを駆動した
例を示している。なおセンス出力Ｓ側のセンス回路は不
要なので取り去り、左側のビット線に接続される読み出
し用トランジスタ（例えば１０４）のコレクタは電源電
圧の正の側へ接続している。従来、このようにセンス直
接出力１−ランジスタを駆動するセンス出力回路には、
コモンセンス線のバイアス電流（第１図の電流５１８．
５１９による電流）による電降降下により、データ出力
Ｄｏの高レベルガ下がり適正な論理レベルが得られない
という問題点があった。しかし、第４図の回路では、コ
モンセンス線を分割し、その容量の低減を図っているの
でバイアス電流（電流源４０２，４０３による電流）を
大幅に減らすことが可能であり、データ出力ＤＯの高レ
ベルの低下を問題にならない程度に小さく迎えることが
できる。このようにセンス出力で直接出力トランジスタ
を駆動することで、出力回路での遅延時間を大幅に低減
することができアクセフ時間の高速化が可能となる。
本発明によれば、コモンセンス線を複数に分割し、その
容量を低減することができるので、高集積化に好適なセ
ンス回路を有する半導体メモリを提供することができる
。
容量を低減することができるので、高集積化に好適なセ
ンス回路を有する半導体メモリを提供することができる
。
第１図、第２図、第３図、第４図は本発明の実り
施例を示した要部回路。第１図は従来のセンス回路の溝
成を示した要部回路である。 １０１．３０１，５０１・・・メモリセルアレイ。 １０６．１０７，１０８，１０９，３０８゜３０９．３
０１，３．１１，５０６，５０７・・・コモンセンス線
、Ｓ、Ｓ・・・センス出力、１１４゜１１５．５１２，
５１３・・・読み出し電流源。
成を示した要部回路である。 １０１．３０１，５０１・・・メモリセルアレイ。 １０６．１０７，１０８，１０９，３０８゜３０９．３
０１，３．１１，５０６，５０７・・・コモンセンス線
、Ｓ、Ｓ・・・センス出力、１１４゜１１５．５１２，
５１３・・・読み出し電流源。
Claims (1)
- １、複数のワード線と、複数のビット線と、該ワード線
及びビット線の交点に配置されたメモリセルと該ビット
線にエミッタまたはベースが接続された読み出し用トラ
ンジスタと、複数の該読み出し用トランジスタのコレク
タを共通に接続したコモンセンス線より成る半導体メモ
リに於いて、該コモンセンス線を複数に分割し、分割し
た各々の該コモンセンス線をコレクタに負荷を接続した
マルチエミッタトランジスタの各々のエミッタに接続し
たことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017971A JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017971A JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177789A true JPS62177789A (ja) | 1987-08-04 |
| JPH0690876B2 JPH0690876B2 (ja) | 1994-11-14 |
Family
ID=11958615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017971A Expired - Lifetime JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690876B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101697A (ja) * | 1988-10-06 | 1990-04-13 | Nec Corp | 半導体メモリ回路 |
| JPH02244491A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | 半導体装置および半導体記憶装置 |
-
1986
- 1986-01-31 JP JP61017971A patent/JPH0690876B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101697A (ja) * | 1988-10-06 | 1990-04-13 | Nec Corp | 半導体メモリ回路 |
| JPH02244491A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | 半導体装置および半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690876B2 (ja) | 1994-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5042010A (en) | Semiconductor integrated circuit | |
| JPS63308788A (ja) | バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス | |
| EP0258715A2 (en) | Static random access memory having bi-cmos construction | |
| US3919566A (en) | Sense-write circuit for bipolar integrated circuit ram | |
| JPH057799B2 (ja) | ||
| US4418399A (en) | Semiconductor memory system | |
| JPH05151779A (ja) | バイポーラトランジスタメモリセル及び方法 | |
| JPS6035755B2 (ja) | センス増幅器 | |
| JPS62197986A (ja) | 非クロツク・スタテイツク・メモリ・アレイ | |
| JPS62132419A (ja) | センス増幅器 | |
| JP2643953B2 (ja) | 集積メモリ回路 | |
| JPS62177789A (ja) | 半導体メモリ | |
| JPS59217290A (ja) | 半導体メモリ | |
| EP0685850B1 (en) | Semiconductor-integrated-circuit SRAM-cell array with single-ended current-sensing | |
| JPH02101697A (ja) | 半導体メモリ回路 | |
| JP2606403B2 (ja) | 半導体メモリ | |
| JP2934444B2 (ja) | 半導体メモリ装置 | |
| EP0325344B1 (en) | Transfer circuit for signal lines | |
| JPS5950229B2 (ja) | 半導体メモリセル | |
| SU799007A1 (ru) | Матричный накопитель | |
| JP3039011B2 (ja) | 半導体記憶装置 | |
| JPS6224493A (ja) | 半導体記憶装置 | |
| JPS6250920B2 (ja) | ||
| Kaneko et al. | A 256 bit 12L RAM with a high‐voltage analog circuit | |
| JPS6348694A (ja) | 半導体メモリ |