JPS6250920B2 - - Google Patents
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- Publication number
- JPS6250920B2 JPS6250920B2 JP57159803A JP15980382A JPS6250920B2 JP S6250920 B2 JPS6250920 B2 JP S6250920B2 JP 57159803 A JP57159803 A JP 57159803A JP 15980382 A JP15980382 A JP 15980382A JP S6250920 B2 JPS6250920 B2 JP S6250920B2
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- Japan
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- cell
- memory cell
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- signal
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- Expired
Links
- 210000004027 cell Anatomy 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 13
- 210000000352 storage cell Anatomy 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
差業上の利用分野
本発明は半導体記憶装置、特にバイポーラ型半
導体記憶装置に係り、複数ポートの記憶装置を簡
単な回路構成で実現するものである。
導体記憶装置に係り、複数ポートの記憶装置を簡
単な回路構成で実現するものである。
従来例の構成とその問題点
今日デイジタル信号処理は複雑な機能な要求さ
れ、記憶装置にも、複数データの同時読み出しを
行う機能や、書き込みと読み出しを同時に行う機
能が要求される。複数ポートの記憶装置はこの様
な要求に対処するためのものであり、アドレスを
複数個有し、１つのアドレスは書き込みと読み出
しが可能なアドレスであり、残りのアドレスは読
み出し専用のアドレスである。
れ、記憶装置にも、複数データの同時読み出しを
行う機能や、書き込みと読み出しを同時に行う機
能が要求される。複数ポートの記憶装置はこの様
な要求に対処するためのものであり、アドレスを
複数個有し、１つのアドレスは書き込みと読み出
しが可能なアドレスであり、残りのアドレスは読
み出し専用のアドレスである。
この様に、複数ポートの半導体記憶装置は、
MOS型半導体等のトランスフアーゲートが使用
可能なデバイスにおいては一般的に用いられてい
るが、高速信号処理に用いられる、バイポーラ型
半導体においては、トランスフアーゲートが使用
できないため、従来はアドレス信号が１つの１ポ
ートのものが一般的であつた。
MOS型半導体等のトランスフアーゲートが使用
可能なデバイスにおいては一般的に用いられてい
るが、高速信号処理に用いられる、バイポーラ型
半導体においては、トランスフアーゲートが使用
できないため、従来はアドレス信号が１つの１ポ
ートのものが一般的であつた。
第１図は従来の半導体記憶装置の記憶セルの一
部を示すものである。１０１，１０２はベースと
コレクタが交叉接続されたマルチエミツタトラン
ジスタ対であり、１０３，１０４は負荷抵抗であ
る。１０１，１０２，１０３，１０４で構成され
るＣ１が１ビツトの記憶セルである。Ｃ２，Ｃ
３，Ｃ４はＣ１と同じ構成の記憶セルであり、こ
のような記憶セルが全記憶容量分だけ配置されて
記憶装置全体が構成されている。１０５，１０７
はワード線、１０６，１０８は各記憶セルのマル
チエミツタトランジスタの一方のエミツタが共通
接続される線であり、定電流源（不図示）に接続
される。ワード線１０５，１０７はそれぞれアド
レスデコーダに接続され、選択時には高電位に、
非選択時には低電位になる。１０９，１１０およ
び１１１，１１２はビツト線で定電流源１１３〜
１１６に接続され、選択されたワードの読み出し
データおよび書き込みデータがこの線に入力され
る。
部を示すものである。１０１，１０２はベースと
コレクタが交叉接続されたマルチエミツタトラン
ジスタ対であり、１０３，１０４は負荷抵抗であ
る。１０１，１０２，１０３，１０４で構成され
るＣ１が１ビツトの記憶セルである。Ｃ２，Ｃ
３，Ｃ４はＣ１と同じ構成の記憶セルであり、こ
のような記憶セルが全記憶容量分だけ配置されて
記憶装置全体が構成されている。１０５，１０７
はワード線、１０６，１０８は各記憶セルのマル
チエミツタトランジスタの一方のエミツタが共通
接続される線であり、定電流源（不図示）に接続
される。ワード線１０５，１０７はそれぞれアド
レスデコーダに接続され、選択時には高電位に、
非選択時には低電位になる。１０９，１１０およ
び１１１，１１２はビツト線で定電流源１１３〜
１１６に接続され、選択されたワードの読み出し
データおよび書き込みデータがこの線に入力され
る。
このような記憶装置の読み出し動作は、読み出
したいワードのワード線をアドレスデコーダ出力
により高電位にすることにより行われる。つま
り、データ線には各記憶セルのマルチエミツタト
ランジスタ対のエミツタが共通に接続されている
ため、このデータ線には各記憶セルのマルチエミ
ツタトランジスタ対のベース電位の内、最も高い
電位のものが出力される。即ち、ワード線の電位
の高い記憶セルのデータ内容が出力されることに
なる。又、種き込み動作は、書き込みデータをデ
ータ線に加え、ワード線が高電位となつた記憶セ
ルにおいて、データ線に接続された定電流回路の
電流をマルチエミツタトランジスタ対のどちらの
トランジスタから流すかにより、書き込みを行つ
ている。
したいワードのワード線をアドレスデコーダ出力
により高電位にすることにより行われる。つま
り、データ線には各記憶セルのマルチエミツタト
ランジスタ対のエミツタが共通に接続されている
ため、このデータ線には各記憶セルのマルチエミ
ツタトランジスタ対のベース電位の内、最も高い
電位のものが出力される。即ち、ワード線の電位
の高い記憶セルのデータ内容が出力されることに
なる。又、種き込み動作は、書き込みデータをデ
ータ線に加え、ワード線が高電位となつた記憶セ
ルにおいて、データ線に接続された定電流回路の
電流をマルチエミツタトランジスタ対のどちらの
トランジスタから流すかにより、書き込みを行つ
ている。
以上の様に従来のバイポーラ型記憶装置におい
ては、各ビツト線に接続された記憶セルの記憶デ
ータは、アドレス信号により任意のワード線を高
電位とし、記憶データ自体の電位を持ち上げるこ
とにより選択しているため、同一ビツト線に接続
された記憶セルの記憶データは１ビツトづつしか
読み出すことができない。又、同時に書き込みと
読み出しを行うことはできない。
ては、各ビツト線に接続された記憶セルの記憶デ
ータは、アドレス信号により任意のワード線を高
電位とし、記憶データ自体の電位を持ち上げるこ
とにより選択しているため、同一ビツト線に接続
された記憶セルの記憶データは１ビツトづつしか
読み出すことができない。又、同時に書き込みと
読み出しを行うことはできない。
発明の目的
本発明は上記欠点にかんがみてなされたもの
で、複数ポートの半導体記憶装置を簡単な回路構
成で実現せんとするものである。
で、複数ポートの半導体記憶装置を簡単な回路構
成で実現せんとするものである。
発明の構成
本発明は第１のワード線と第１のビツト線に接
続されたメモリ機能を有する記憶セルと、前記記
憶セルの記憶信号が入力され第２のワード線と第
２のビツト線に接続された読み出しセルとを備
え、第１，第２のワード線を別々に制御すること
を特徴とする半導体記憶装置である。
続されたメモリ機能を有する記憶セルと、前記記
憶セルの記憶信号が入力され第２のワード線と第
２のビツト線に接続された読み出しセルとを備
え、第１，第２のワード線を別々に制御すること
を特徴とする半導体記憶装置である。
実施例の説明
第２図は本発明の実施例を示すものであり、同
図においては２ポートの場合を示している。
図においては２ポートの場合を示している。
マルチエミツタトランジスタ２０１，２０２お
よび抵抗２０３，２０４で構成される記憶セルＳ
１は第１図の従来例で説明した記憶セルと同一構
成であり、Ｓ２，Ｓ３，Ｓ４もこのＳ１と同一構
成である。２１１，２１５は第１ワード線で第１
アドレスデコーダからの信号により選択時には高
電位に、非選択時には低電位となる。この第１ア
ドレスデコーダは第１のアドレス信号により制御
される。
よび抵抗２０３，２０４で構成される記憶セルＳ
１は第１図の従来例で説明した記憶セルと同一構
成であり、Ｓ２，Ｓ３，Ｓ４もこのＳ１と同一構
成である。２１１，２１５は第１ワード線で第１
アドレスデコーダからの信号により選択時には高
電位に、非選択時には低電位となる。この第１ア
ドレスデコーダは第１のアドレス信号により制御
される。
２１３，２１７は各記憶セルのマルチエミツタ
トランジスタの一方のエミツタが共通接続される
線であり定電流源に接続される。２１９，２２０
および２２３，２２４は第１ビツト線、２２７，
２２８および２３１，２３２は定電流源であり、
第１ワード線、第１ビツト線および定電流源は第
１図に示す従来例と同一の接続になつている。つ
まり、読み出し時には、第１のアドレスにより選
択されたワードの記憶セルの記憶データが第１ビ
ツト線に出力され、書き込み時には、第１ビツト
線に入力されたデータが第１のアドレスにより選
択されたワードの記憶セルに書き込まれる。
トランジスタの一方のエミツタが共通接続される
線であり定電流源に接続される。２１９，２２０
および２２３，２２４は第１ビツト線、２２７，
２２８および２３１，２３２は定電流源であり、
第１ワード線、第１ビツト線および定電流源は第
１図に示す従来例と同一の接続になつている。つ
まり、読み出し時には、第１のアドレスにより選
択されたワードの記憶セルの記憶データが第１ビ
ツト線に出力され、書き込み時には、第１ビツト
線に入力されたデータが第１のアドレスにより選
択されたワードの記憶セルに書き込まれる。
この様な従来の記憶装置の動作に、第２のアド
レス信号により、記憶データを読み出すための回
路を以下に述べる。
レス信号により、記憶データを読み出すための回
路を以下に述べる。
第２図において、エミツタが共通に接続された
差動トランジスタ対２０５，２０６および抵抗２
０７，２０８で差動スイツチを構成しており、差
動トランジスタ対２０５，２０６のベースは記憶
セルＳ１のマルチエミツタトランジスタ対２０
２，２０１のコレクタに接続される。つまり差動
スイツチには記憶セルＳ１の記憶データが入力さ
れる。差動スイツチの出力はエミツタが第２ビツ
ト線２２１，２２２に接線されたトランジスタ２
０９，２１０のベースに接続される。
差動トランジスタ対２０５，２０６および抵抗２
０７，２０８で差動スイツチを構成しており、差
動トランジスタ対２０５，２０６のベースは記憶
セルＳ１のマルチエミツタトランジスタ対２０
２，２０１のコレクタに接続される。つまり差動
スイツチには記憶セルＳ１の記憶データが入力さ
れる。差動スイツチの出力はエミツタが第２ビツ
ト線２２１，２２２に接線されたトランジスタ２
０９，２１０のベースに接続される。
トランジスタ２０５，２０６および抵抗２０
７，２０８で構成される差動スイツチおよびトラ
ンジスタ２０９，２１０で読み出したセルＲ１を
構成しており、Ｒ２，Ｒ３，Ｒ４はこのＲ１と同
一構成である。
７，２０８で構成される差動スイツチおよびトラ
ンジスタ２０９，２１０で読み出したセルＲ１を
構成しており、Ｒ２，Ｒ３，Ｒ４はこのＲ１と同
一構成である。
２１２は第２ワード線であり、第２アドレス制
御信号により第２アドレスデコーダを介して駆動
され、選択時には高電位に、非選択時には低電位
となる。２１４，２１８は差動トランジスタ対の
エミツタが共通接続される線であり、定電流源に
接続される。２２１，２２２および２２５，２２
６は第２ビツト線であり、第２アドレスデコーダ
により選択されたワードの読み出しデータがこの
線に出力される。２２９，２３０および２３３，
２３４は定電流源である。
御信号により第２アドレスデコーダを介して駆動
され、選択時には高電位に、非選択時には低電位
となる。２１４，２１８は差動トランジスタ対の
エミツタが共通接続される線であり、定電流源に
接続される。２２１，２２２および２２５，２２
６は第２ビツト線であり、第２アドレスデコーダ
により選択されたワードの読み出しデータがこの
線に出力される。２２９，２３０および２３３，
２３４は定電流源である。
ここで、読み出しセルR1において、差動スイ
ツチの負荷抵抗２０７，２０８の一端が第２ワー
ド線２１２に接続されている為、この差動スイツ
チの出力信号は第２ワード線の電位を基準に振
れ、“High”電位は第２ワード線の電位であり、
“Low”電位は第２ワード線の電位から差動スイ
ツチの電流による負荷抵抗の電圧降下分だけ下つ
た電位となる。
ツチの負荷抵抗２０７，２０８の一端が第２ワー
ド線２１２に接続されている為、この差動スイツ
チの出力信号は第２ワード線の電位を基準に振
れ、“High”電位は第２ワード線の電位であり、
“Low”電位は第２ワード線の電位から差動スイ
ツチの電流による負荷抵抗の電圧降下分だけ下つ
た電位となる。
つまりこの差動スイツチは、記憶セルS1の出力
信号を第２ワード線を基準とした信号にレベル変
換している。この差動スイツチの出力信号はエミ
ツタが第２データ線２２１，２２２に接続された
トランジスタ線２０９，２１０のベースに供給さ
れており、この第２データ線２２１，２２２に接
続される読み出しセルは全て同一の構造となつて
いる。又第２データ線２２５，２２６に接続され
る読み出しセルも同一の構造となつており、各第
２データ線にはトランジスタのエミツタが接続さ
れ、この第２データ線にはエミツタが接続された
トランジスタ内、ベース電位の最も高い信号が出
力される。したがつて、読み出したいワードの第
２ワード線を高電位にすることにより、読み出し
たいワードのデータ信号よりも高電位とすること
により、第２データ線へ出力することができる。
信号を第２ワード線を基準とした信号にレベル変
換している。この差動スイツチの出力信号はエミ
ツタが第２データ線２２１，２２２に接続された
トランジスタ線２０９，２１０のベースに供給さ
れており、この第２データ線２２１，２２２に接
続される読み出しセルは全て同一の構造となつて
いる。又第２データ線２２５，２２６に接続され
る読み出しセルも同一の構造となつており、各第
２データ線にはトランジスタのエミツタが接続さ
れ、この第２データ線にはエミツタが接続された
トランジスタ内、ベース電位の最も高い信号が出
力される。したがつて、読み出したいワードの第
２ワード線を高電位にすることにより、読み出し
たいワードのデータ信号よりも高電位とすること
により、第２データ線へ出力することができる。
以上説明した様に、２ポートの記憶装置におい
ては、記憶セルＳ１の出力信号を第２ワード線の
電位を基準とする信号にレベル変換し、この信号
をエミツタが第２ビツト線に接続されたトランジ
スタのベースに供給し、任意の第２ワード線を高
電位とすることにより、任意のワードの記憶信号
を読み出すとができる。
ては、記憶セルＳ１の出力信号を第２ワード線の
電位を基準とする信号にレベル変換し、この信号
をエミツタが第２ビツト線に接続されたトランジ
スタのベースに供給し、任意の第２ワード線を高
電位とすることにより、任意のワードの記憶信号
を読み出すとができる。
尚、第２図においては２ポートの場合の説明図
であり、記憶セルＳ１と読み出しセルＲ１で１ビ
ツトのセルＭ１を構成しているが、読み出しセル
Ｒ１と並列に同一構成の読み出しセルを増やせ
ば、任意のポート数の複数ポート記憶装置を実現
できることは明白である。
であり、記憶セルＳ１と読み出しセルＲ１で１ビ
ツトのセルＭ１を構成しているが、読み出しセル
Ｒ１と並列に同一構成の読み出しセルを増やせ
ば、任意のポート数の複数ポート記憶装置を実現
できることは明白である。
発明の効果
以上の様に本発明によれば、簡単な構成で複数
ポートのバイポーラ型半導体記憶装置を実現で
き、例えば本発明の記憶装置を演算装置に接続
し、データメモリとして用いる場合には、データ
の読み出しと演算結果データの書き込みを別々の
アドレスで指定できるとともに、これらのアドレ
スを同時に与えることができる。又、複数のデー
タを同時に読み出すことが可能であり、信号処理
の高速化が可能となる。
ポートのバイポーラ型半導体記憶装置を実現で
き、例えば本発明の記憶装置を演算装置に接続
し、データメモリとして用いる場合には、データ
の読み出しと演算結果データの書き込みを別々の
アドレスで指定できるとともに、これらのアドレ
スを同時に与えることができる。又、複数のデー
タを同時に読み出すことが可能であり、信号処理
の高速化が可能となる。
第１図は従来の記憶装置の記憶セルの一部を示
す図、第２図は本発明の２ポートの場合の実施例
を示す図である。 Ｓ１〜Ｓ４……記憶セル、Ｒ１〜Ｒ４……読み
出しセル、２１１，２１５……第１ワード線、２
１９，２２０，２２４……第１ビツト線、２１
２，２１６……第２ワード線、２２１，２２２，
２２５，２２６……第２ビツト線。
す図、第２図は本発明の２ポートの場合の実施例
を示す図である。 Ｓ１〜Ｓ４……記憶セル、Ｒ１〜Ｒ４……読み
出しセル、２１１，２１５……第１ワード線、２
１９，２２０，２２４……第１ビツト線、２１
２，２１６……第２ワード線、２２１，２２２，
２２５，２２６……第２ビツト線。
Claims (1)
- 【特許請求の範囲】 １ ベースおよびコレクタが交叉接続されたトラ
ンジスタ対と、該トランジスタ対の各コレクタと
第１のワード線との間に負荷手段を設けてなる記
憶セルを有するバイポーラ型半導体記憶装置であ
つて、前記第１のワード線と第１のビツト線に接
続された読み出し書き込み可能な前記記憶セル
と、第２のワード線と第２のビツト線に接続され
前記記憶セルの記憶信号が入力される読み出しセ
ルを具備し、前記第１，第２のワード線を異なる
アドレス信号により制御する手段を有することを
特徴とする半導体記憶装置。 ２ 読み出しセルが第２のビツト線にエミツタが
接続されたトランジスタとレベル変換回路を有
し、記憶セルの記憶信号が第２のワード線の電位
を基準とする信号レベルに前記レベル変換回路に
より変換され前記トランジスタのベースに供給さ
れることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３ レベル変換回路がコレクタがインピーダンス
素子を介して第２のワード線に接続され、エミツ
タが共通接続された差動トランジスタ対により構
成されることを特徴とする特許請求の範囲第２項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159803A JPS5948892A (ja) | 1982-09-14 | 1982-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159803A JPS5948892A (ja) | 1982-09-14 | 1982-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948892A JPS5948892A (ja) | 1984-03-21 |
| JPS6250920B2 true JPS6250920B2 (ja) | 1987-10-27 |
Family
ID=15701593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159803A Granted JPS5948892A (ja) | 1982-09-14 | 1982-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948892A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760599B2 (ja) * | 1986-06-11 | 1995-06-28 | 日本電信電話株式会社 | デ−タ記憶回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107228A (en) * | 1978-02-09 | 1979-08-22 | Nec Corp | Memory circuit |
-
1982
- 1982-09-14 JP JP57159803A patent/JPS5948892A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107228A (en) * | 1978-02-09 | 1979-08-22 | Nec Corp | Memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5948892A (ja) | 1984-03-21 |
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