JPH0378715B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体回路に関し、特にワード線選
択移行時の読み出し遅れ時間を短縮することがで
きる半導体メモリのセンス回路に関するものであ
る。

〔発明の背景〕 通常、バイポーラRAMは、第２図に示すよう
に、記憶セル・マトリクス２６とアドレス・デコ
ーダ２７と読出・書込回路２８と読出書込制御回
路２９から構成される。行アドレス（WA）、列
アドレス（DA）が入力すると、アドレス・デコ
ーダ２７はこれらをデコードして、指定されたワ
ード線とデイジツト線を選択して駆動する。

読出書込回路２８は、制御回路２９からの制御
により、選択された記憶セルのデータをセンス回
路で読み出し、また、選択された記憶セルのデー
タを書込回路で書き込む。読出書込制御回路２９
は、チツプ・セレクトCS、リード・ライト信号
Ｒ／Ｗによる読出書込回路２８の制御、データ入
力端子Ｄ／Ｉから入力された書込データあるいは
出力される読出データＤ／Ｏのレベル変換を行
う。記憶セル・マトリクス２６は、第３図に示す
ようにECL（Emitter Coupled Logic）形記憶セ
ルを複数個マトリクス状に配列して構成する。例
えば、4Kビツト・メモリLSIの場合、記憶セルを
64×64のマトリクスに配置する。各記憶セルで
は、２個のマルチエミツタ・トランジスタQ₁，
Q₂（またはQ₇，Q₈）の一方のエミツタをデータ線
に接続し、他方のエミツタを各行ごとに共通の定
電流I₃，I₄に接続し、またダイオード・クランプ
によりコレクタ電位を下げないようにして、各ト
ランジスタを非飽和動作させ、高速動作を行わせ
る（第３図の回路としては、例えば、ISSCC
DIGEST PP78〜79 1977参照）。

通常時には、データ線を高電位に、ワード線
１，２を低電位にしておく。

いま、トランジスタQ₁が導通、Q₂が遮断の状
態で記憶セル“０”を記憶しているとする。これ
を“１”に書き替えるためには、トランジスタ
Q₂が接続されているデータ線を低電位に、ワー
ド線１を高電位にすれば、トランジスタQ₂のエ
ミツタを通した電流が流れ、トランジスタQ₂の
コレクタ電位、つまりトランジスタQ₁のベース
電位が下がりトランジスタQ₁は遮断状態となる。

第３図において、記憶セルのマトリクス部分以
外の回路は、書き込み読み出し回路である。

読み出し時には記憶セル内のトランジスタQ₁
とQ₂のベース電位が基準電圧駆動線４および５
の電位（以下Vrefと記す）と比較され、その結
果がセンス回路の出力バツフア回路６により取り
出される。

いま、トランジスタQ₁が導通しているとき、
Q₁のベース電位はVrefより高く、トランジスタ
Q₂のベース電位はVerfより低いため、読み出し
電流I₁は、トランジスタQ₁のエミツタを通してデ
ータ線に流れ、一方の読み出し電流I₂はVrefでベ
ース電位が決定されるトランジスタQ₄を通して
データ線に流れる。トランジスタQ₄を流れる電
流は、トランジスタQ₅を経由して抵抗R₁に接続
されたアースから流れる。センス回路の一方の抵
抗R₂には、バイアス電流のみが流れるため、出
力バツフア回路６には記憶セルの情報に応じた信
号が差動入力され、出力信号が得られる。

次に、ワード線１が選択された状態からワード
線２が選択される状態への移行時の動作につい
て、第４図により説明する。

第４図ａにおいて、１０はワード線１の電位、
１１はワード線２の電位、１２はトランジスタ
Q₁のベース電位、１３はトランジスタQ₂のベー
ス電位、１４はトランジスタQ₇のベース電位、
１５はトランジスタQ₈のベース電位、１６は
Vref（基準電圧駆動線４，５の電位）である。

ワード線の選択移行時には、ワード線１の電位
は、第４図ａの実線レベル１０に示すように高電
位から低電位に移行し、ワード線２の電位は実線
レベル１１に示すように低電位から高電位に移行
する。これに従がい、トランジスタQ₁のベース
電位はトランジスタQ₁を導通させる高電位から
点線レベル１２に示すように低電位に下降すると
時に、トランジスタQ₂のベース電位はトランジ
スタQ₂を遮断させる低電位から点線レベル１３
に示すように、さらに低電位に下降する。これに
対して、ワード線２で駆動される記憶セルでは、
トランジスタQ₇のベース電位は、一点鎖線レベ
ル１４に示すように、最も低い電位からトランジ
スタQ₇を遮断させる電位まで上昇すると同時に、
トランジスタQ₈のベース電位は、一点鎖線レベ
ル１５に示すように低電位からトランジスタQ₈
を導通させる高電位まで上昇する。

ここで注目すべきことは、ワード線１，２の電
位変化速度に対するトランジスタQ₁，Q₂および
Q₇，Q₈のベース電位の変化速度である。すなわ
ち、トランジスタQ₁のベース電位は、レベル１
２で示すように、ワード線１の電位変化（レベル
１０）に比較的速く追従しているのに対し、トラ
ンジスタQ₈のベース電位は、高抵抗R₃を介して
Q₈のベースを駆動させるため、ワード線２の電
位変化（レベル１１）の立ち上り時点以降は、抵
抗R₃とトランジスタQ₈のベース節点の浮遊容量
により定まる時定数で変化する。つまり、トラン
ジスタQ₈のベース電位は、レベル１５で示すよ
うに、ワード線２のの電位変化（レベル１１）に
緩慢に追従するため、遅れ時間がきわめて大き
い。

そして、第３図に示すように、これらのベース
電位は基準電圧駆動線４，５のVref（第４図ａの
鎖線１６で示すレベル）と比較されて、出力バツ
フア回路６への入力線７および８に、第４図ｂの
レベル１７，１８で示すような電位変化を生ず
る。出力バツフア回路６は、入力線７と８のレベ
ルを比較して、８のレベルが低いときロー・レベ
ル“０”、ほぼ同一レベルのとき中間レベル“Ｍ”
または８のレベルが高いときハイ・レベル“１”
を出力するので、第４図ｂのレベル１９に示すよ
うな出力変化となる。

また、一般に半導体メモリの集積度を４倍にす
ると、全消費電力を1/4にしなければならず、記
憶セルの情報保持電流I₃，I₄を大きくできないの
で、情報を保持するためには抵抗R₃の４倍の大
きさにする必要があり、その結果、集積度が大き
いほどワード線切り換え時のトランジスタ・ベー
ス電位の立ち上り時間が大きくなる。

このように、従来の半導体メモリのセンス回路
では、ワード線切り換え時における読み出し時間
に遅れが生じるため、高速アクセスが不可能であ
り、また、遅れを小さくするためには前述の如く
情報保持の面から記憶セルの抵抗値を小さくでき
ないため、高速・高集積化のメモリ実現が困難と
なつている。

〔発明の目的〕

本発明の目的は、このような従来の問題点を解
消するため、ワード線切り換え時の読み出し遅れ
時間を短縮して、高速アクセスを可能にし、かつ
メモリの高集積化を可能にするような半導体回路
を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体回路
は、複数のワード線と、ワード線と交差する複数
のデータ線と、ワード線とデータ線との交点に設
けられた複数の記憶セルとを有し、記憶セル内の
電位と基準電位とを比較して、記憶セルの記憶情
報を読み出す半導体回路において、複数のワード
線のそれぞれに電気的に接続され、かつ上記記憶
セルと等価的に構成された複数のダミーセルと、
それらダミーセルのバイポーラトランジスタのエ
ミツタをそれぞれ共通に接続することにより、ワ
ード線切り換え時における電位変化を検出し、電
位変化により基準電位を制御する手段を有するこ
とに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第４図は本発明の動作原理図であり、第１図は
本発明の実施例を示すセンス回路の構成図であ
る。

第４図ａ，ｂにおいて、太線２０，２１，２２
が本発明の動作に関係する電位レベルであり、２
０は本発明によつて制御される基準電位レベル、
２１は本発明におけるワード線２に対する出力バ
ツフア回路の入力レベル、２２は本発明における
出力バツフア回路の出力レベルをそれぞれ示す。

第４図ａにおいて、ワード線１から２に切り換
えられるとき、前述のように、ワード線１に接続
されたトランジスタQ₁のベース電位はレベル１
２で示すように、またトランジスタQ₂のベース
電位はレベル１３で示すように、それぞれ変化
し、ワード線２に接続されたトランジスタQ₇の
ベース電位はレベル１４で示すように、またトラ
ンジスタQ₈のベース電位はレベル１５で示すよ
うに、それぞれ変化する。そして、これらのレベ
ル１２〜１５が基準電圧駆動線４，５の電位
Vrefであるレベル１６と比較されるが、比較さ
れるべきレベルに達する時間が遅れると、読み出
し時間が長くなり、高速アクセスは不可能であ
る。特に、ワード線２に切り換えられたとき、ト
ランジスタQ₈のベース電位は第４図ａのＡ点に
なつて基準電圧レベル１６との比較が開始される
ので、読み出し時間が遅れてしまう。

本発明においては、レベル１５の立ち上り時間
が遅くても、比較すべき基準電圧レベル１６を制
御して比較開始時点を早くすれば、読み出し時間
を短縮できることに着目している。すなわち、第
４図ａに示すように、レベル１２およびレベル１
５が両方とも基準電圧レベル１６より低い期間だ
け、基準電圧レベル１６を低い電圧レベル２０に
設定して、読み出し電位の切り換え時点をＡから
Ｂに移動させ、読み出し動作を高速化する。これ
により、出力バツフア回路６の入力線７に生ずる
電位変化は、第４図ｂのレベル２１のようにな
り、その結果、出力バツフア回路６の出力は第４
図ｂのレベル２２の電位変化になるので、ワード
線１からワード線２に切り換えたとき、“０”か
ら“１”が高速に切り換わつて読み出される。

本発明では、第１図に示す点線３の部分を新し
く付加する。各ワード線に接続されたダミー・セ
ル３０，３１は、対応する行の記憶セルと等価的
に構成されたもので、片方のトランジスタのみが
接続されている。このダミー・セル３０，３１の
共通のエミツタと、読出・書込回路の抵抗R₄と
に接続された２段のカレント・スイツチは基準電
圧レベル１６を制御するものである。

ダミー・セル３０のトランジスタQ₃₀は、ワー
ド線１に接続された記憶セルの導通しているトラ
ンジスタ（例えばQ₁）と全く同一状態であり、
またダミー・セル３１のトランジスタQ₃₁は、ワ
ード線２に接続された記憶セルの導通しているト
ランジスタ（例えばQ₈）と全く同一状態である。
したがつて、ワード線１からワード線２に切り換
えられたとき、トランジスタQ₃₀のベース電位は
第４図ａのレベル１２、トランジスタQ₃₁のベー
ス電位はレベル１５とそれぞれ同等のレベル変化
を示す。

このダミー・セルのトランジスタQ₃₀，Q₃₁の
エミツタを共通にして、トランジスタQ₃₂，Q₃₃
で構成されるカレント・スイツチへの入力にす
る。

カレント・スイツチのトランジスタQ₃₂のベー
スには、ダミー・セルからのエミツタ出力電圧
を、またトランジスタQ₃₃のベースには、第４図
ａのレベル１６と同等の電位（必ずしも同一でな
くても良い）の電圧を、それぞれ印加する。すな
わち、トランジスタQ₃₃のベースには、基準電圧
レベルVrefを与えるためのトランジスタQ₁₄と電
流源I₆の接続点、あるいはトランジスタQ₁₅と電
流源I₇の接続点に結合してもよく、また独立した
電源電圧に結合してもよい。

抵抗R₄〜R₆、トランジスタQ₁₁〜Q₁₅および電
流源I₅〜I₇で構成される読出・書込回路は、読み
出し状態においては、信号線４および５にVref
を発生させ、書き込み状態においては、書き込み
データに応じてトランジスタQ₁₁とQ₁₂のベース
電位を制御し、信号線４または５のいずれか一方
を低電位にして所望のデータを記憶セルに書き込
むためのものである。

また、トランジスタQ₉、およびトランジスタ
Q₁₀は、選択されたデイジツト線（データ線）の
みに電流I₁，I₂を流すためのものであり、信号線
９または９′には選択された１本のみが他に比べ
て高電位となるようなデコーダ出力が入力され
る。

また、出力バツフア回路６の、入力側の電流源
I₈，I₉は、トランジスタQ₅，Q₆のバイアス電流源
である。

いま、読み出し時において、信号線９に選択さ
れた高電位信号が入力され、かつワード線１から
ワード線２に切り換えられた場合、ワード線１に
接続された記憶セルのトランジスタQ₁、および
ダミー・セルのトランジスタQ₃₀の各ベース電位
は、第４図ａのレベル１２で示す変化となり、ワ
ード線２に接続された記憶セルのトランジスタ
Q₈およびダミー・セルのトランジスタQ₃₁の各ベ
ース電位は、第４図ａのレベル１５で示す電位変
化となる。この場合、カレント・スイツチのトラ
ンジスタQ₃₂，Q₃₃は、レベル１２とレベル１５
の両方がレベル１６の電位より低い場合のみ、電
流I₃₀がトランジスタQ₃₃を流れるように設定され
る。つまりトランジスタQ₃₂とQ₃₃のベース電位
の比較動作は、あたかも記憶セルのトランジスタ
Q₁，Q₈と基準電圧Vrefを与えるトランジスタ
Q₃，Q₄とのベース電位の同時比較動作を、等価
的に行うことになる。

トランジスタQ₃₄およびQ₃₅で構成されるカレ
ント・スイツチは、読み出し動作時のみ、本発明
の付加回路３が動作するように設定され、読み出
し時のみトランジスタQ₃₄のベース電位がトラン
ジスタQ₃₅のベース電位より高くなるように、読
出・書込制御回路により制御される。したがつ
て、読み出し動作時に、各ワード線に接続された
ダミー・セルのトランジスタQ₃₀，Q₃₁のベース
電位がいずれもVrefより低いとき、電流I₃₀はア
ースから抵抗R₄、トランジスタQ₃₄、トランジス
タQ₃₃を経由して負電源電圧に流れる。つまり、
トランジスタQ₃₄のコレクタをVrefの発生回路の
抵抗R₄に接続することにより、電流I₃₀が抵抗R₄、
トランジスタQ₃₃，Q₃₄を経由して流れるので、
抵抗R₄の電圧降下分だけVrefのレベルが低くな
り、信号線４および５には第４図ａに示すレベル
２０のVrefが現われる。

したがつて、記憶セルのトランジスタQ₈のベ
ース電位の立ち上りが緩慢であつても、比較され
るトランジスタQ₄のベース電位が低くなるので、
第４図ａに示すＢ点で比較が開始され、トランジ
スタQ₈のエミツタ電流がトランジスタQ₄，Q₅、
抵抗R₁を経由してアースに流れるため、出力バ
ツフア回路６の入力線７には第４図ｂのレベル２
１の電圧が発生し、出力バツフア回路６の出力に
は第４図ｂのレベル２２の電圧が得られる。

そして、レベル１２および１５がて定常状態に
達すると、ダミー・セル３０，３１のトランジス
タQ₃₀，Q₃₁のベース電位も定常状態に達するの
で、カレント・スイツチが切り換わり、電流I₃₀
はトランジスタQ₃₂を通つて流れる。

これにより、抵抗R₄の電圧降下が小さくなる
ので、Vrefはレベル２０からレベル１６に戻り、
平常状態で動作する。

なお、電流源I₃₁は、エミツタ・フオロア電流
供給源である。また、トランジスタQ₃₄，Q₃₅で
構成されるカレント・スイツチは、書き込み時
に、本発明の付加回路３が記憶セルの動作マージ
ンを減少させるような影響がある場合にのみ特に
必要であるが、そのような影響がなければ取り除
いてもよい。

〔発明の効果〕

以上説明したように、本発明のよれば、ダミ
ー・セルを設けて、ワード線選択移行時に、記憶
セルを構成するトランジスタのベース電位の変化
を等価的に発生させ、基準電圧レベルを制御する
ので、センス回路の遅れ時間を短縮することがで
き、高速アクセスが可能となる。また、記憶セル
の情報を保持するための抵抗を大きくしても、セ
ンス回路の遅れ時間に関係がないので、半導体メ
モリの集積度を上げることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すセンス回路の構
成図、第２図はバイポーラRAMのブロツク構成
図、第３図は従来のセンス回路の構成図、第４図
は従来および本発明における電圧レベル説明図で
ある。 １，２：ワード線、３：本発明による付加回
路、４，５：基準電圧信号線、６：出力バツフア
回路、７，８：バツフア回路入力線、９，９′；
デイジツト線選択信号線、１０，１１：ワード線
の電位レベル、１２〜１５：記憶セルのトランジ
スタのベース電位レベル、１６：基準電圧レベル
（Vref）、１７，１８，２１：バツフア回路入力
線に現われる電圧レベル、１９，２２：出力バツ
フア回路の出力電圧レベル、２６：記憶セル・マ
トリクス、２７：アドレス・デコーダ、２８：読
出・書込回路、２９：読出・書込制御回路、３
０，３１：ダミー・セル。

Claims (1)

1. 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交差する複
   数のデータ線と、該ワード線とデータ線との交点
   に設けられた複数の記憶セルとを有し、該記憶セ
   ル内の電位と基準電位とを比較して、該記憶セル
   の記憶情報を読み出す半導体回路において、上記
   複数のワード線のそれぞれに電気的に接続され、
   かつ上記記憶セルと等価的に構成された複数のダ
   ミーセルと、該ダミーセルのバイポーラトランジ
   スタのエミツタをそれぞれ共通に接続することに
   より、上記ワード線切り換え時における電位変化
   を検出し、該電位変化により上記基準電位を制御
   する手段を有することを特徴とする半導体回路。 ２ 上記基準電位を制御する手段は、上記ワード
   線切り換え時の基準電位を低下させることを特徴
   とする特許請求の範囲第１項記載の半導体回路。