SU1092561A1 - Устройство дл обращени к пам ти (его варианты) - Google Patents

Abstract

1 , ycTpoj scj-uo {л  обращени  к , содержащее перныг i.второй переключающие транзисторы, управл ющий транзистор, установочкь1Й транзистор , первый II второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисто 5ов подк:почены соответCTBeniio к одним из выводов первого и второго резисторов, другие выводы ко- торых соединены с нервой игипой питани , база первого иереключающего транзистора  вл етс  информационным входом устройства, база второго переключающего транзистора нодключена к первой шине опорного напр жени , эмиттеруправл ющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напр жени ,, а эмиттер подключен к одному из выводов третьего резистора, другой вывод к.оторогр соединен с второй шиной питани , о т л и ч а 10 щ е е с   тем, что. с целью упрощени  и повьп ени  быстродействи  устройства, в нем эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора , ;.) первого и riTOporo диодов подключены соответственно к коллектора; . ncpiioro и вт;М1О1о перек.пючаюi;ii: : транзисторов, клто.;г,ы - к кол.пектору управл ю;;; го трш-гзистор  , база которого  вл етс  занисывпклчнм пхо;io;- устройст за, 1соллектор, пе)екл10чп;0:1 ,их транзисторов  вл к тс  выхода и устройства, 2, Устройство дл  обращени  к пам ти , содержащее первый и BTOpoii пере ключ aioii;ne транзисторы, первый и BTop :ii управл ющие траи;П1сто;)ы, уста noj3O4i:bi)i 1ранаистор, резисторы с пер

Description

транзисторов и  вл ютс  выходами yeri ров ройства, базы управл ющих транзисто- щим 1092561 объединены и  вл ютс  записываювходом устройства.

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в схемах управлени  матрицей накопителей пам ти интегрального запоминающего устройства,

Известно устройство дл  обращени  к пам ти, содержащее два дифференциальных каскада: один дл  установки напр жени  считывани  на разр дных Ш1-гаах матрицы накопител , другой дл  установки потенциалов записи, причем дл  каждого из дифференциальных каскадов требуетс  свой источник тока Г I 1.

Разброс в этих источниках вызывает разброс логических уровней на выходе устройства, что снижает его надежность, а большое количество компонентов не позвол ет оптимально использовать площадь кристалла при проектировании топологии интегральной схемы.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  записи и считывани  информации , содержащее первый и второй транзисторы, эмиттеры которых: св заны между собой и подключены к первому источнику тока, база первого транзистора подключена через согласующую цепь ко входу сигнала записи, база второго транзистора подключена к первому источнику опорного напр жени , первый и второй диоды, которые объединены по анодам и подключены к коллектору второго транзистора, третий и -четвертьш транзисторы, эl шттepы которых объединены и подключены к коллектору первого транзистора, база третьего транзистора подключена ко входу сигнала данных, база четвертого транзистора подключена ко второму источнику опорного напр жени , первый и второй резисторы, подключенные к коллекторам соответственно третьего и четвертого транзистора, а вторые выводы первого и второго резисторов подключены к высокому потенциалу источника напр жени  питани .

обща  точка первого резистора и коллектора третьего транзистора, к которой подключен катод первого диода, служит первым выходом (через согласующее устройство), обща  точка второго резистора и коллектора четвертого транзистора, к которой подключен катод второго диода, служит вторым входом (через согласующее устройство ) блока 2 .

Недостатком этого устройства  вл етс  наличие двух дифференциальных уровней, что приводит к разбросу логических уровней и снрсжает быстродействие устройства (по сравнению с одноуровневыми устройствами).

Цель изобретени  - упрощение и повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем что в устройстве дл  обращени  к пам ти , содержащем первый и второй переключающие транзисторы, управл ющий транзистор, установочный транзистор, первый и второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питани , база первого переключающего транзистора  вл етс  информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напр жени , эмиттер управл ющего транзистора соединен с коллектором установочного транзистора база которого соединена с второй шиной опорного напр жени , а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной питани , эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, аноды первого и второго диодов подключены соответственно к коллекторам первого и второго переключающих транзисторов, катоды - к коллектору управл ющего транзистора, Саза которого  вл етс  записывающим входом устройства, коллекторы переключающих транзисторов  вл ютс  выходами устройства. По другому варианту в устройстве дл  обращени  к пам ти, содержащем первый и второй переключающие транзисторы , первый и. второй управл ющие транзисторы, установочный транзистор резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие вьшоды которых соединены с первой щиной питани , база первого переключающего транзистора  вл етс  информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напр жени , эмиттеры управл ющих транзисторов подключены к коллектору установоч ного транзистора, база которого соединена с второй щиной опорного напр  жени , а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной.питани , эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, коллекторы30

первого и второго управл ющих транзисторов объединены соответственно с коллекторами первого и второго переключающих транзисторов и  вл ютс  выходами устройства, базы управл ющих транзисторов объединены и  вл ютс  записывающим входом устройства.

Таким образом, второй вариант устройства отличаетс  от первого отсутствием диодов и наличием второго управл ющего транзистора.

На фиг. 1 изображена структурна  схема устройства дл  обращени  к пам ти , по первому варианту; на фиг, 2то же, по второму варианту; на фиг. 3 - подключение к запоминающей матрице устройства дл  обращени  к пам ти.

Устройство дл  обращени  к пам ти по первому варианту содержит (фиг. 1) первьй 1 и второй 2 переключающие транзисторы, управл ющий транзистор 3, установочньй транзистор 4, резисторы 5-7 с первого по третий, первый 8 и второй 9 диоды. На фиг. 1 обозначено: 10 и 11 - перва  и втора  шины питани , 12 и 13 - перва  и втора  шины опорного напр жени , 14 и 15 зисторы 5 и 6 - одинаковые. Равные по величине токи создают на равньгх резисторах одинаковые падени  напр жени . На выходах 16 и 17 формируютс  потенциалы считывани , равные по величине друг другу.

Устройство дл  обращени  к пам ти по второму варианту содержит (фиг, 2) первый 18 и второй 1У переключающие транзисторы, первый 20 и второй 21 управл ющие транзисторы, установочный 22 транзистор, резисторы 23-25 с первого по третий. На фиг. 2 обозначено: 26 и 27 - перва  н втора  шины питани , 28 и 29 - перва  и втора  шины опорного напр жени , 30 и 31 - информационный и записывающий входы устройства, 32 и 33 - первый и второй выходы устройства.

Это устройство работает следующим образом.

На базах транзисторов 20 и 21 низкий потенциал - режим считывани . При подаче на вход 30 высокого потенциала весь ток генератора тока протекает через транзистор 18, коллекторный ток которого создает на резисторе 23 падение напр жени . Выход 32 наинформационный и записывающий входы устройства, 16 и 17 - первый и второй выходы устройства соответственно. Это устройство работает следующим образом. На базе транзистора 3 низкий потен циал (относительно щины I2) - режим записи. При подаче высокого потенциала на базу транзистора 1 весь ток генератора тока, образованного транзистором 4 и резистором 7, протекает через транзистор 1 . Ко.гшекторный ток транзистора I создает на резисторе 5 падение напр жени . Выход 16 находитс  в состо нии логического нул  (низкий потенциал), выход 17 - в состо нии логической единицы (высокий потенциал ) . Прл подаче низкого потенциала на вход 14 весь ток генератора тока протекает через транзистор 2. Коллекторный ток транзистора 2 создает на резисторе 6 падение напр жени . Выход 16 находитс  в состо нии логической единицы, выход 17 - в состо нии логического нул . При подаче на вход 15 высокого потенциала - режим считывани . Весь ток генератора тока протекает через транзистор 3, коллекторный ток которого делитс  на две равные части через диоды 8 и 9. Реходитс  в состо мнн логического нул  выход 3.3 - в состо нии логической единицы. При подаче на вход 30 низкого потенциатш весь ток генератора тока протекает через транзистор 19, Кол лекторный ток транзистора 19 создает на резисторе 24 падение напр жени  На выходе 32 - состо ние логической единицы, на выходе 33 состо ние логического нул . Уровни напр жений логического нул  и логической единиlyj аналогичны уровн м на выходах устройства , гюказанного на фиг, 1. При подаче на вход 31 высокого потенциала весь ток генератора тока протекает через транзисторы 20 и 21, дел сь пополам в случае отсутстви  разброса пapa teтpoв этих транзисторов. На вы ходах 32 и 33 будет средний уровентэ уровен : , потенциала считывани .

Ра.ссмотрич, как с помощью описанных устройств (например, устройства , изображенного на фиг. 1) происходит управление работой  чеек пам ти 3аноминаюи),ей матрицы.

Оба выхода 16 и 17 устройства подключены через эмиттерные повторители 34 и 35 к базам транзисторов управлени  36 и 37, Эмиттер транзистора.36 с эмиттером транзистора 38  чейки 39 пам. ти составл ет ключ, причем оба эмиттера нодключены к генератору тока 40. Эмиттер транзистора 37 соединен с эмиттером транзистора 41  чейки 39 пам ти и оба эмиттера подсоединены к генератору тока 42, Коллекторы транзисторов 36 и 37  вл ютс  выходами сигналов при с и1тьшанни информации. Транзисторы 38 и 41,. составл ющие ключи с управл ю 1,ими транзисторами 36 и 37,  вл ютс  разр дными трамзисторамн  чейки 39, с помощью которых осуществл етс  управление  чейкой 39 пам ти. Транзисторы 43 и 44  чейки 39 пам ти  вл ютс , запоминающими тран. Злсгорами. Позици ми 45 и 46 j 47 и 48 обозначены словарные и разр дн ле тины .

Устройство, показанное на фиг. 3, работает следую1Ц1-1м образом.

Ввод информации в  чейку 39 пам -тииэозможен в случае ее выборки, ко-тора  происходит подачей высокого потенциала на словарную шину 45, Выбор ка строки запоминающей матрицы происходит повьш ением потенциала. Выборка столбца происходит включением тока в выбираемый столбе-ц, в его разр дные 47 и 4Ь .

В выбранной  чейке 39 пам ти оди из ее транзисторов, например 38, открыт высоким потенциалом на базе, тогда другой разр дный транзистор 4 заперт низким потенциалом на базе, Р1 ток генератора тока 42 протекает через транзистор 37. Дл  ввода новой информации в  чейку 39 пам ти необходимо закрыть открытый транзистор 38, Дл  этого на базгл транзисторов 36 и 37 подаетс  нарафазный сигнал. На базу транзистора 36 с выхода 16 в режиме, записи через эмиттерный повторитель 34 подаетс  высокий потег1циал На базу транзистора 37 подаетс  низкий потенциал. После подачи парафазного сигнала в ключах, собранных на транзисторах 36 и 38, 37 и 41, произойдет перераспределение тока. Ток генератора тока 40 будет протекать через транзистор 36 и резистор 49, цшна 47 находитс  в состо нии логического нул . Ток генератора тока 42 протекает через транзистор 41, диод 50 и резистор 51, щина 48 - в состо нш логической -единицы.

На фиг, 3 позицией 52 обозначено устройство дл  обращени  к пам ти по первому варианту.

Таким образом, происходит изменение v нфopмaции в  чейке 39 пам ти, В режиме считывани  на базы транзисторов 36 и 37 подаютс  потенп,иалы равные по величине уровню, среднему между высоким и низким потенциалами в выбранной  чейке 39 пам ти.

Предложенные варианты устройства дл  обращени  к пам ти характезируютс  уменьшением числа компонентов, числа источников опорного напр жени  и уменьшением разброса логических сигналов на выходах, благ-одар  чему достигаетс  большее быстродействие и наделшость.

o-L

n

17

M W yo

Claims (2)

1, Устройство для обращения к памяти, содержащее первый и.второй пере к л юч аютц ie т р а н з и с т оры, у п р а вл яющий транзистор, установочный транзистор, первый и второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключающего транзистора подключена к первой шипе опорного напряжения, эмиттеруправляющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной питания, о т л и ч а ю щ е е с я тем, что. с целью упрощения и повышения быстродействия устройства, в нем эмиттеры переключающих транзисторов соединены с коллектором установочного транзис тора, аноды первого и второго диодов подключены соответственно к коллектора:-» первого и второго переключающих транзисторов, катоды ~ к коллектору управляющего транзистора, база которого является записывающим входом устройства, коллекторы переключающих транзисторов являются выходами устройства.

2, Устройство для обращения к памяти, содержащее первый и второй переключающие транзисторы, первый и второй управляющие транзисторы, установочный транзистор, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационны:·! входом устройства, база второго переключающего транзистора подключена к первой шине опорного напряжения, эмиттеры управляющих транзисторов подключены к коллектору установочного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной питания, отличаю щ е е с я тем, что, с целью упрощения и повышения быстродействия устройства, в нем эмит

SLL»lW5fil теры переключающих транзисторов соеди нены с коллектором установочного транзистора, коллекторы первого и второго управляющих транзисторов объ единены соответственно с коллектора ми первого и второго переключающих транзисторов и являются выходами уст| ров объединены и являются записываюройства, базы управляющих транзисто-1 щим входом устройства.