JPS6129067B2 - - Google Patents
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- JPS6129067B2 JPS6129067B2 JP54023480A JP2348079A JPS6129067B2 JP S6129067 B2 JPS6129067 B2 JP S6129067B2 JP 54023480 A JP54023480 A JP 54023480A JP 2348079 A JP2348079 A JP 2348079A JP S6129067 B2 JPS6129067 B2 JP S6129067B2
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- JP
- Japan
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- memory cell
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- 230000000295 complement effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、バイポーラ型メモリ回路に関す
る。
る。
バイポーラメモリ回路において、メモリセルは
互いにコレクタ・ベース間を交差接続した一対の
トランジスタからなるフリツプフロツプを含んで
おり、保持電流によつて記憶情報を保持する。
互いにコレクタ・ベース間を交差接続した一対の
トランジスタからなるフリツプフロツプを含んで
おり、保持電流によつて記憶情報を保持する。
メモリセルに対する情報の読み出し又は書き込
みは、メモリセルが接続するビツト線を介して行
なわれる。
みは、メモリセルが接続するビツト線を介して行
なわれる。
情報の読み出し及び書き込みの速度は保持電流
により影響を受ける。保持電流を大きくすると、
メモリセルの記憶情報によつて決まるビツト線の
信号変化が速くなるので高速度の読み出しをする
ことができるようになる。これに対し、保持電流
が大きいと、メモリセルに情報信号を書き込むた
めに書き込み回路からビツト線に供給する信号の
レベル変化を大きくしなければならず、その結
果、書き込み速度が低下する。
により影響を受ける。保持電流を大きくすると、
メモリセルの記憶情報によつて決まるビツト線の
信号変化が速くなるので高速度の読み出しをする
ことができるようになる。これに対し、保持電流
が大きいと、メモリセルに情報信号を書き込むた
めに書き込み回路からビツト線に供給する信号の
レベル変化を大きくしなければならず、その結
果、書き込み速度が低下する。
このように、読み出し速度と書き込み速度が保
持電流によつて互いに逆方向に増減するので、こ
れらの速度の両方を大きくするためには、読み出
し動作時と書き込み動作時の保持電流のの大きさ
を変える方が望ましい。
持電流によつて互いに逆方向に増減するので、こ
れらの速度の両方を大きくするためには、読み出
し動作時と書き込み動作時の保持電流のの大きさ
を変える方が望ましい。
この発明の目的は、書き込み回路の電流によつ
て読み出し動作時と書き込み動作時の保持電流が
変化させられ、読み出し速度と書き込み速度を大
きくすることができ、しかも実施することが容易
なバイポーラ型メモリ回路を提供することにあ
る。
て読み出し動作時と書き込み動作時の保持電流が
変化させられ、読み出し速度と書き込み速度を大
きくすることができ、しかも実施することが容易
なバイポーラ型メモリ回路を提供することにあ
る。
この発明に従うと、書き込み回路が電流切替ト
ランジスタを含み、書き込み動作をしていない時
の電流切替トランジスタの電流が保持電流として
流される。その結果メモリセルの保持電流は、読
み出し動作時に増加し、書き込み動作時に減少す
るようになる。
ランジスタを含み、書き込み動作をしていない時
の電流切替トランジスタの電流が保持電流として
流される。その結果メモリセルの保持電流は、読
み出し動作時に増加し、書き込み動作時に減少す
るようになる。
以下、この発明を実施例にもとづいて詳細に説
明する。
明する。
第１図は実施例の回路図を示している。同図に
おいてMS11ないしMS22はメモリセルであり、上
側ワード線W1 +〜W2 +、下側ワード線W1 -〜
W2 -、及びビツト線B01ないしB12とともにメモ
リ・マトリクス１を構成している。
おいてMS11ないしMS22はメモリセルであり、上
側ワード線W1 +〜W2 +、下側ワード線W1 -〜
W2 -、及びビツト線B01ないしB12とともにメモ
リ・マトリクス１を構成している。
メモリセルMS11ないしMS22の相互は同じ構成
であり、そのため第１図ではメモリセルMS11だ
けを詳細に示している。
であり、そのため第１図ではメモリセルMS11だ
けを詳細に示している。
メモリセルは、特に制限されないがこの実施例
ではIIL（Integrated Injection Logic）メモリセ
ルとされ、npnトランジスタQ3とQ4とにより構成
されたフリツプフロツプと、pnpトランジスタ
Q1、Q2により構成された負荷インピーダンス及
び伝送ゲートとして構成されたnpnトランジスタ
Q5、Q4により構成されている。なお、上記トラ
ンジスタQ3、Q4は、IILにおけるインバーストラ
ンジスタであり、図示の記号のエミツタがコレク
タとして動作し、コレクタがエミツタとして動作
する。したがつてQ3、Q4のベース・コレクタ相
互は交差接続されている。
ではIIL（Integrated Injection Logic）メモリセ
ルとされ、npnトランジスタQ3とQ4とにより構成
されたフリツプフロツプと、pnpトランジスタ
Q1、Q2により構成された負荷インピーダンス及
び伝送ゲートとして構成されたnpnトランジスタ
Q5、Q4により構成されている。なお、上記トラ
ンジスタQ3、Q4は、IILにおけるインバーストラ
ンジスタであり、図示の記号のエミツタがコレク
タとして動作し、コレクタがエミツタとして動作
する。したがつてQ3、Q4のベース・コレクタ相
互は交差接続されている。
IILメモリセルは、構造上、npnトランジスタ
とpnpトランジスタの同じ導電型の半導体領域を
共有させ、トランジスタQ1〜Q6を電気的に分離
された１つの半導体領域に形成することができる
ので、占有面積を著るしく小さくすることができ
る。
とpnpトランジスタの同じ導電型の半導体領域を
共有させ、トランジスタQ1〜Q6を電気的に分離
された１つの半導体領域に形成することができる
ので、占有面積を著るしく小さくすることができ
る。
メモリ・マトリツクス１において、同じ行に配
置されたメモリセルは、その行に対応する上側ワ
ード線と下側ワード線に共通接続している。同じ
列に配置されたメモリセルのトランジスタQ5、
Q6のエミツタはその列に対応する一対のビツト
線に共通接続している。
置されたメモリセルは、その行に対応する上側ワ
ード線と下側ワード線に共通接続している。同じ
列に配置されたメモリセルのトランジスタQ5、
Q6のエミツタはその列に対応する一対のビツト
線に共通接続している。
上記上側ワード線W1 +〜W2 +は、Ｘデコーダ２
の出力端に接続し、下側ワード線W1 -〜W2 -はそ
れぞれ対応する保持電流源IH１〜IH２にそれぞ
れ接続し、かつスイツチダイオードD5〜D6を介
して書き込み回路５のトランジスタQ15のコレク
タに接続している。
の出力端に接続し、下側ワード線W1 -〜W2 -はそ
れぞれ対応する保持電流源IH１〜IH２にそれぞ
れ接続し、かつスイツチダイオードD5〜D6を介
して書き込み回路５のトランジスタQ15のコレク
タに接続している。
上記各ビツト線B01〜B12は、一方ではそれぞれ
ダイオードD1と抵抗R1の直列接続を介して共通
のビツト線クランプ電流源IBCに接続している。
各ビツト線B01〜B12は、読み出し書き込み制御信
号Ｒ／Ｗによつて制御されるトランジスタQ7〜
Q10をそれぞれ介して読み出し回路４に接続し、
またＹデコーダ３によつて制御されるトランジス
タQ11〜Q14をそれぞれ介して共通の読み出し電
流源IR1、IR2と書き込み回路５とに接続してい
る。
ダイオードD1と抵抗R1の直列接続を介して共通
のビツト線クランプ電流源IBCに接続している。
各ビツト線B01〜B12は、読み出し書き込み制御信
号Ｒ／Ｗによつて制御されるトランジスタQ7〜
Q10をそれぞれ介して読み出し回路４に接続し、
またＹデコーダ３によつて制御されるトランジス
タQ11〜Q14をそれぞれ介して共通の読み出し電
流源IR1、IR2と書き込み回路５とに接続してい
る。
書き込み回路５は、読み出し書き込み制御信号
Ｒ／Ｗと入力信号INとを受ける駆動回路５１
と、電流切替トランジスタQ15〜Q17と書き込み
電流源ＩWSからなる。
Ｒ／Ｗと入力信号INとを受ける駆動回路５１
と、電流切替トランジスタQ15〜Q17と書き込み
電流源ＩWSからなる。
駆動回路５１は、読み出し書き込み制御信号
Ｒ／Ｗが後述するような低レベルのとき、すなわ
ち書き込み動作が指示された時、入力信号INに
応じて一対の出力の内一方を基準バイアス電圧Ｖ
REFよりも高レベルにし、他方をＶREFよりも低レ
ベルとする。すなわち、書き込み電流源ＩWSの電
流がQ16又はQ17のいずれか一方のコレクタに流
れる。
Ｒ／Ｗが後述するような低レベルのとき、すなわ
ち書き込み動作が指示された時、入力信号INに
応じて一対の出力の内一方を基準バイアス電圧Ｖ
REFよりも高レベルにし、他方をＶREFよりも低レ
ベルとする。すなわち、書き込み電流源ＩWSの電
流がQ16又はQ17のいずれか一方のコレクタに流
れる。
上記制御信号Ｒ／Ｗが高レベルのとき、駆動回
路５１はその一対の出力を上記基準バイアス電圧
ＶREFよりも低レベルにする。その結果、書き込
み電流源ＩWSの電流がトランジスタQ15のコレク
タに流れるようになる。
路５１はその一対の出力を上記基準バイアス電圧
ＶREFよりも低レベルにする。その結果、書き込
み電流源ＩWSの電流がトランジスタQ15のコレク
タに流れるようになる。
各メモリセルにに、下側ワード線W1 -〜W2 -に
接続した電流源IH１〜IH２及び上記書き込み回
路５のトランジスタQ15によつて保持電流が流れ
る。
接続した電流源IH１〜IH２及び上記書き込み回
路５のトランジスタQ15によつて保持電流が流れ
る。
メモリセルのフリツプフロツプを構成するトラ
ンジスタQ3、Q4は、記憶情報に応じてその一方
がオン状態、他方がオフ状態となつている。記憶
情報は、例えばQ3がオン状態でQ4がオフ状態の
とき“１”であり、逆のとき“０”であると定義
される。
ンジスタQ3、Q4は、記憶情報に応じてその一方
がオン状態、他方がオフ状態となつている。記憶
情報は、例えばQ3がオン状態でQ4がオフ状態の
とき“１”であり、逆のとき“０”であると定義
される。
記憶情報が“１”のとき、Q3のオン状態とQ4
のオフ状態により、電位ＶC1が低レベル、電位Ｖ
C1が高レベルとなる。
のオフ状態により、電位ＶC1が低レベル、電位Ｖ
C1が高レベルとなる。
保持状態において、ワード線は低レベルであ
り、それに応じてメモリセルの電位ＶC0、電位Ｖ
C1は第２図のＶCLNS、ＶCHNSのように低レベルで
ある。読み出し書き込み制御信号Ｒ／Ｗのレベル
ＶR又はＶWが、予め上記電位ＶC0、ＶC1よりも高
レベルであるように設定されており、メモリセル
のトランジスタQ5、Q6はオフ状態にある。
り、それに応じてメモリセルの電位ＶC0、電位Ｖ
C1は第２図のＶCLNS、ＶCHNSのように低レベルで
ある。読み出し書き込み制御信号Ｒ／Ｗのレベル
ＶR又はＶWが、予め上記電位ＶC0、ＶC1よりも高
レベルであるように設定されており、メモリセル
のトランジスタQ5、Q6はオフ状態にある。
選択状態においてワード線W1 +〜W2 +とビツト
選択線Y1′〜Y2′とによつてメモリセルが選択され
る。
選択線Y1′〜Y2′とによつてメモリセルが選択され
る。
例えば、ワード線W1 +とビツト選択線Y1′が高
レベルにされるとメモリセルMS10が選択され
る。
レベルにされるとメモリセルMS10が選択され
る。
読み出し時において、書き込み回路５のトラン
ジスタQ15のコレクタに前記のように書き込み電
流源ＩWSの電流が流れる。上側ワード線W1 +が選
択されるとこのワード線W1 +のレベル上昇に応じ
て下側ワード線W1 -のレベルも上昇する。下側ワ
ード線W1 -とW2 -とのレベル差に応じたダイオー
ドD5〜D6の電流切替え動作により、ワード線W1 -
に上記トランジスタQ15のコレクタ電流が流れる
ようになる。その結果、メモリセルMS11〜MS12
には保持電流源IH１と書き込み電流源ＩWSとに
よつて決まる増加した保持電流が流れるようにな
る。ワード線W1 +の高レベルと保持電流の増加に
よつて、メモリセルMS11〜MS12の電位ＶC0、ＶC
１は第２図の電位ＶCLSRとＶCHSのように上昇しか
つレベル差が増大する制御信号Ｒ／ＷのレベルＶ
Rは上記電位ＶCHSとＶCLSRとのほゞ中間になるよ
うにされている。
ジスタQ15のコレクタに前記のように書き込み電
流源ＩWSの電流が流れる。上側ワード線W1 +が選
択されるとこのワード線W1 +のレベル上昇に応じ
て下側ワード線W1 -のレベルも上昇する。下側ワ
ード線W1 -とW2 -とのレベル差に応じたダイオー
ドD5〜D6の電流切替え動作により、ワード線W1 -
に上記トランジスタQ15のコレクタ電流が流れる
ようになる。その結果、メモリセルMS11〜MS12
には保持電流源IH１と書き込み電流源ＩWSとに
よつて決まる増加した保持電流が流れるようにな
る。ワード線W1 +の高レベルと保持電流の増加に
よつて、メモリセルMS11〜MS12の電位ＶC0、ＶC
１は第２図の電位ＶCLSRとＶCHSのように上昇しか
つレベル差が増大する制御信号Ｒ／ＷのレベルＶ
Rは上記電位ＶCHSとＶCLSRとのほゞ中間になるよ
うにされている。
ビツト選択線Y1′が高レベルとなることにより
トランジスタQ11、Q12がオン状態となり、読み
出し電流源IR1、IR2の電流がそれぞれビツト線
B01、B11に流れるようになる。この場合、メモリ
セルMS11の電位ＶC0（ＶCLSR）が制御信号Ｒ／
Ｗの電位ＶRより低レベルであることにより、読
み出し電流源IR1の電流の、トランジスタQ7に流
れる。他方、電位ＶC1（ＶCHS）が制御信号Ｒ／
Ｗの電位より高レベルであることにより、読み出
し電流源IR2の電流はメモリセルMS11のトランジ
スタQ6に流れる。上記トランジスタQ7のコレク
タ電流に応じて読み出し回路４から記憶情報の
“０”が読み出される。なお、選択されたメモリ
セルMS11の記憶情報が“０”の場合、上記とは
逆にトランジスタQ8に読み出し電流源IR2の電流
が流れる。
トランジスタQ11、Q12がオン状態となり、読み
出し電流源IR1、IR2の電流がそれぞれビツト線
B01、B11に流れるようになる。この場合、メモリ
セルMS11の電位ＶC0（ＶCLSR）が制御信号Ｒ／
Ｗの電位ＶRより低レベルであることにより、読
み出し電流源IR1の電流の、トランジスタQ7に流
れる。他方、電位ＶC1（ＶCHS）が制御信号Ｒ／
Ｗの電位より高レベルであることにより、読み出
し電流源IR2の電流はメモリセルMS11のトランジ
スタQ6に流れる。上記トランジスタQ7のコレク
タ電流に応じて読み出し回路４から記憶情報の
“０”が読み出される。なお、選択されたメモリ
セルMS11の記憶情報が“０”の場合、上記とは
逆にトランジスタQ8に読み出し電流源IR2の電流
が流れる。
書き込み時において制御信号Ｒ／Ｗは第２図の
ように低レベルＶWとなる。書き込み回路５のト
ランジスタQ15が前記のようにオフ状態となるの
で、選択された行における下側ワード線W1 -の保
持電流は、保持電流源IH１の電流だけに減少す
る。この保持電流の減少によつてメモリセルの電
位ＶC0、ＶC1は第２図のようにＶCLSW、ＶCHSの
ようにレベル差が減少する。
ように低レベルＶWとなる。書き込み回路５のト
ランジスタQ15が前記のようにオフ状態となるの
で、選択された行における下側ワード線W1 -の保
持電流は、保持電流源IH１の電流だけに減少す
る。この保持電流の減少によつてメモリセルの電
位ＶC0、ＶC1は第２図のようにＶCLSW、ＶCHSの
ようにレベル差が減少する。
書き込むべき入力信号INが“０”であるとき
には、駆動回路５１によつて、トランジスタQ17
がオン状態、Q16がオフ状態にされる。従つて書
き込み電流源ＩWSが、ビツト線B11に流れるよう
になる。メモリセルMS11のトランジスタQ6のエ
ミツタからビツト線B11に電流が流れるようにな
り、それに応じてそのベース電流が流れるように
なる。選択されたメモリセルMS11の電位ＶC1
は、トランジスタQ6のベース電流によつて抵下
する。書き込み電流源ＩWSの電流は、トランジス
タQ9のベース電流が充分大きくなるような比較
的大きい値とされている。その結果、メモリセル
MS11の電位ＶC1が低下し、フリツプフロツプを
構成するトランジスタQ3がオフ状態となる。上
記トランジスタQ3のオフ状態に応じてトランジ
スタQ4がオン状態となる。
には、駆動回路５１によつて、トランジスタQ17
がオン状態、Q16がオフ状態にされる。従つて書
き込み電流源ＩWSが、ビツト線B11に流れるよう
になる。メモリセルMS11のトランジスタQ6のエ
ミツタからビツト線B11に電流が流れるようにな
り、それに応じてそのベース電流が流れるように
なる。選択されたメモリセルMS11の電位ＶC1
は、トランジスタQ6のベース電流によつて抵下
する。書き込み電流源ＩWSの電流は、トランジス
タQ9のベース電流が充分大きくなるような比較
的大きい値とされている。その結果、メモリセル
MS11の電位ＶC1が低下し、フリツプフロツプを
構成するトランジスタQ3がオフ状態となる。上
記トランジスタQ3のオフ状態に応じてトランジ
スタQ4がオン状態となる。
上記実施例においては、メモリセルの保持電流
が読み出し動作時に増加され、書き込み動作時に
減少されるので、読み出し速度と書き込み速度の
いずれをも高速化することができるようになる。
また、書き込み回路の電流によつて保持電流を変
更する構成であるので、保持電流変更のための特
別の回路を使用しなくても良いという利点及び回
路の消費電力が増加しないという利点も合せて持
つている。
が読み出し動作時に増加され、書き込み動作時に
減少されるので、読み出し速度と書き込み速度の
いずれをも高速化することができるようになる。
また、書き込み回路の電流によつて保持電流を変
更する構成であるので、保持電流変更のための特
別の回路を使用しなくても良いという利点及び回
路の消費電力が増加しないという利点も合せて持
つている。
この発明の他の実施例の回路を第３図に示して
いる。なお、同図において記号は第１図に対応す
る。この実施例においては、ダイオードD5、D6
のカソードと負電源ＶEEとの間に選択メモリセル
の保持電流を増加させるため及びワード線レベル
を高速度で回復させるための電流源ＩSSが接続さ
れている。この例では、選択されたメモリセルの
保持電流が書き込み電流源ＩWSの電流と上記電流
源ＩSSの電流とによつて上記実施例よりも更に増
加されるので、更に高速の読み出し動作とするこ
とができる。
いる。なお、同図において記号は第１図に対応す
る。この実施例においては、ダイオードD5、D6
のカソードと負電源ＶEEとの間に選択メモリセル
の保持電流を増加させるため及びワード線レベル
を高速度で回復させるための電流源ＩSSが接続さ
れている。この例では、選択されたメモリセルの
保持電流が書き込み電流源ＩWSの電流と上記電流
源ＩSSの電流とによつて上記実施例よりも更に増
加されるので、更に高速の読み出し動作とするこ
とができる。
第１図は実施例のメモリ回路の回路図、第２図
は第１図のメモリ回路の動作レベル図、第３図は
他の実施例の回路図である。 MS11〜MS22……メモリセル、１……メモリマ
トリクス、２……Ｘデコーダ、３……Ｙデコー
ダ、４……読み出し回路、５……書き込み回路。
は第１図のメモリ回路の動作レベル図、第３図は
他の実施例の回路図である。 MS11〜MS22……メモリセル、１……メモリマ
トリクス、２……Ｘデコーダ、３……Ｙデコー
ダ、４……読み出し回路、５……書き込み回路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルと、読み出し回路と、ベースにバ
イアス電圧を受ける第１のトランジスタとそれぞ
れのベースに入力信号に応じた相補信号を受ける
第２，第３のトランジスタと上記第１ないし第３
のトランジスタのエミツタに結合した電流源と読
み出し動作時に上記第１のトランジスタをオン状
態にし書き込み動作時に上記第２，第３のトラン
ジスタのいずれか一方をオン状態とする駆動回路
を含む書き込み回路とを含み、上記メモリセルは
上記第１のトランジスタのコレクタ電流によつて
保持電流が増加させられるようにされてなること
を特徴とするメモリ回路。 ２ 特許請求の範囲第１項において、第１のトラ
ンジスタのコレクタと電源端子との間に電流源回
路が接続されているメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348079A JPS55117790A (en) | 1979-03-02 | 1979-03-02 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348079A JPS55117790A (en) | 1979-03-02 | 1979-03-02 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117790A JPS55117790A (en) | 1980-09-10 |
| JPS6129067B2 true JPS6129067B2 (ja) | 1986-07-04 |
Family
ID=12111683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2348079A Granted JPS55117790A (en) | 1979-03-02 | 1979-03-02 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55117790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291474A (ja) * | 1986-06-11 | 1987-12-18 | Mitsubishi Electric Corp | 内燃機関停止装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151386A (ja) * | 1983-01-31 | 1984-08-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1979
- 1979-03-02 JP JP2348079A patent/JPS55117790A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291474A (ja) * | 1986-06-11 | 1987-12-18 | Mitsubishi Electric Corp | 内燃機関停止装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117790A (en) | 1980-09-10 |
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