JPH0255880B2 - - Google Patents
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- JPH0255880B2 JPH0255880B2 JP59149820A JP14982084A JPH0255880B2 JP H0255880 B2 JPH0255880 B2 JP H0255880B2 JP 59149820 A JP59149820 A JP 59149820A JP 14982084 A JP14982084 A JP 14982084A JP H0255880 B2 JPH0255880 B2 JP H0255880B2
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- LPCQOONMZQYYDO-RKVQIRNHSA-M CCC[C@H]1C(=O)N[C@H](C(=O)C(=O)N[C@H](C2=NC(=CS2)/C=C/C(=O)N[C@H](C(=O)NC[C@@H](C(=O)N1)NC(=O)[C@H](C)NC(=O)CNC(=O)C3=CC=C(C=C3)O)CS(=O)(=O)[O-])CC4=CC=C(C=C4)O)[C@@H](C)CC.[Na+] Chemical compound CCC[C@H]1C(=O)N[C@H](C(=O)C(=O)N[C@H](C2=NC(=CS2)/C=C/C(=O)N[C@H](C(=O)NC[C@@H](C(=O)N1)NC(=O)[C@H](C)NC(=O)CNC(=O)C3=CC=C(C=C3)O)CS(=O)(=O)[O-])CC4=CC=C(C=C4)O)[C@@H](C)CC.[Na+] LPCQOONMZQYYDO-RKVQIRNHSA-M 0.000 description 8
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS OR SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/005—Correction of errors induced by the transmission channel, if related to the coding algorithm
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/66—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for reducing bandwidth of signals; for improving efficiency of transmission
- H04B1/667—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for reducing bandwidth of signals; for improving efficiency of transmission using a division in frequency subbands
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS OR SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/02—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders
- G10L19/0204—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using spectral analysis, e.g. transform vocoders or subband vocoders using subband decomposition
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、小容量の高速ランダム・アクセス・
メモリ（RAM）を製造するために特に適してい
る、簡単なラツチより成るメモリ・セルに係る。
メモリ（RAM）を製造するために特に適してい
る、簡単なラツチより成るメモリ・セルに係る。
従来のRAMは通常、ハーパー（Harper）・セ
ル、又は付加PNPトランジスタを組込んだ修正
されたハーパー・セルより成る。それらのメモリ
に於て従来用いられている配置は、セル及び周辺
回路の寸法を考慮に入れると、１ビツトを記憶す
るために要する半導体チツプ領域の平均が余りに
大きいので、小容量のメモリを実現するためには
役に立たない。又、この種のメモリに於ては、供
給電圧が比較的高く（少くとも3.4V）、著しい電
力消費を生じる。
ル、又は付加PNPトランジスタを組込んだ修正
されたハーパー・セルより成る。それらのメモリ
に於て従来用いられている配置は、セル及び周辺
回路の寸法を考慮に入れると、１ビツトを記憶す
るために要する半導体チツプ領域の平均が余りに
大きいので、小容量のメモリを実現するためには
役に立たない。又、この種のメモリに於ては、供
給電圧が比較的高く（少くとも3.4V）、著しい電
力消費を生じる。
本発明の目的は、RAMを形成するために寸法
の小さい周辺回路を用いることを可能にする簡単
なメモリ・セルを提供することである。
の小さい周辺回路を用いることを可能にする簡単
なメモリ・セルを提供することである。
本発明は、データ・ビツトを記憶するためのラ
ツチを提供する。上記ラツチは、主として３つの
トランジスタより成る。各トランジスタは、１つ
の制御電極（ベース）及び２つの導電電極（エミ
ツタ及びコレクタ）を有する。一つの好ましい実
施例に於ては、NPNトランジスタが用いられる
が、代りにPNPトランジスタを用いることもで
きることは明らかである。
ツチを提供する。上記ラツチは、主として３つの
トランジスタより成る。各トランジスタは、１つ
の制御電極（ベース）及び２つの導電電極（エミ
ツタ及びコレクタ）を有する。一つの好ましい実
施例に於ては、NPNトランジスタが用いられる
が、代りにPNPトランジスタを用いることもで
きることは明らかである。
上記ラツチは、書込制御回路を含み、該書込制
御回路は、第１入力に於て記憶されるべきビツト
を受取り、第２入力に於て書込制御を受取る第
1ANDゲート（ダイオードＤ１及びＤ２より成
る）を含む。第１入力トランジスタＴ１は、該ト
ランジスタの状態が上記ANDゲートからの出力
信号によつて制御されるように、上記ANDゲー
トの出力に接続されたベース、第１抵抗Ｒ２を経
て第１供給電圧V+に接続されたコレクタ、及び
基準電位VREFに接続されたエミツタを有してい
る。第２トランジスタＴ２は、そのエミツタに於
て、書込制御信号を受取る。第３トランジスタＴ
３は、該トランジスタのコレクタに於ける電位が
上記ラツチに記憶されたビツトを表わすように、
上記第１及び第２トランジスタのコレクタに接続
されたベース、第２供給電圧V-に接続されたエ
ミツタ、及び一方に於て信号レベル・シフト回路
を経て上記第２トランジスタのベースに接続さ
れ、他方に於て第２抵抗Ｒ３を経て上記第１供給
電圧に接続されたコレクタを有している。
御回路は、第１入力に於て記憶されるべきビツト
を受取り、第２入力に於て書込制御を受取る第
1ANDゲート（ダイオードＤ１及びＤ２より成
る）を含む。第１入力トランジスタＴ１は、該ト
ランジスタの状態が上記ANDゲートからの出力
信号によつて制御されるように、上記ANDゲー
トの出力に接続されたベース、第１抵抗Ｒ２を経
て第１供給電圧V+に接続されたコレクタ、及び
基準電位VREFに接続されたエミツタを有してい
る。第２トランジスタＴ２は、そのエミツタに於
て、書込制御信号を受取る。第３トランジスタＴ
３は、該トランジスタのコレクタに於ける電位が
上記ラツチに記憶されたビツトを表わすように、
上記第１及び第２トランジスタのコレクタに接続
されたベース、第２供給電圧V-に接続されたエ
ミツタ、及び一方に於て信号レベル・シフト回路
を経て上記第２トランジスタのベースに接続さ
れ、他方に於て第２抵抗Ｒ３を経て上記第１供給
電圧に接続されたコレクタを有している。
読取制御回路は、上記第３トランジスタのコレ
クタに接続された第２入力及び読取制御信号を供
給される第１入力を有する第2ANDゲート（ダイ
オードＤ４及びＤ５より成る）と、上記ANDゲ
ートの出力に接続されたベース、上記第１供給電
圧に接続されたコレクタ、及び読取出力回路に接
続されたエミツタを有する、エミツタ・フオロ
ワ・トランジスタ構成で接続された出力トランジ
スタＴ４とを含む。
クタに接続された第２入力及び読取制御信号を供
給される第１入力を有する第2ANDゲート（ダイ
オードＤ４及びＤ５より成る）と、上記ANDゲ
ートの出力に接続されたベース、上記第１供給電
圧に接続されたコレクタ、及び読取出力回路に接
続されたエミツタを有する、エミツタ・フオロ
ワ・トランジスタ構成で接続された出力トランジ
スタＴ４とを含む。
このラツチは、セルのマトリツクスを含む
RAMに於けるメモリ・セルとして用いることが
できる。各行に於て、各ラツチの書込制御回路に
関連するANDゲートの第２入力は、その行が選
択されたときは常に、各ラツチに於ける上記
ANDゲートの第１入力に供給されたビツトを各
ラツチに記憶させる書込制御信号を受取るよう
に、書込制御線に接続される。
RAMに於けるメモリ・セルとして用いることが
できる。各行に於て、各ラツチの書込制御回路に
関連するANDゲートの第２入力は、その行が選
択されたときは常に、各ラツチに於ける上記
ANDゲートの第１入力に供給されたビツトを各
ラツチに記憶させる書込制御信号を受取るよう
に、書込制御線に接続される。
同様に、各行に於て、各ラツチの読取制御回路
に関連するANDゲートの第２入力は、その行が
選択されたときは常に、読取制御信号を受取るよ
うに、読取制御線に接続され、各ラツチの出力エ
ミツタ・フオロワ・トランジスタのエミツタは、
読取出力回路に接続されているビツト線自体に接
続される。
に関連するANDゲートの第２入力は、その行が
選択されたときは常に、読取制御信号を受取るよ
うに、読取制御線に接続され、各ラツチの出力エ
ミツタ・フオロワ・トランジスタのエミツタは、
読取出力回路に接続されているビツト線自体に接
続される。
各ラツチに少くとも１つの入力トランジスタ及
び少くとも１つのエミツタ・フオロワ・トランジ
スタを加えることにより、少なくとも２行に於け
る同時書込及び他の少くとも２行に於ける同時読
取を可能にする多ポートRAMを実現するために
用いることができる構造体が得られる。
び少くとも１つのエミツタ・フオロワ・トランジ
スタを加えることにより、少なくとも２行に於け
る同時書込及び他の少くとも２行に於ける同時読
取を可能にする多ポートRAMを実現するために
用いることができる構造体が得られる。
本発明によるメモリ・セルは、第１図に示され
ている如く、一つの好ましい実施例に於ては低電
圧（1.7V）を供給される、簡単なラツチより成
る。
ている如く、一つの好ましい実施例に於ては低電
圧（1.7V）を供給される、簡単なラツチより成
る。
上記セルは、３つのトランジスタＴ１，Ｔ２及
びＴ３並びにエミツタ・フオロワ・トランジスタ
構成で接続された出力トランジスタＴ４を含む。
一つの好ましい実施例に於て、それらのトランジ
スタはNPN型である。トランジスタＴ１乃至Ｔ
３は各々飽和防止用シヨツトキ・ダイオードＳ
１，Ｓ２及びＳ３に関連し、それらの各ダイオー
ドは関連するトランジスタのベース及びコレクタ
に各々接続されたアノード及びカソードを有して
いる。
びＴ３並びにエミツタ・フオロワ・トランジスタ
構成で接続された出力トランジスタＴ４を含む。
一つの好ましい実施例に於て、それらのトランジ
スタはNPN型である。トランジスタＴ１乃至Ｔ
３は各々飽和防止用シヨツトキ・ダイオードＳ
１，Ｓ２及びＳ３に関連し、それらの各ダイオー
ドは関連するトランジスタのベース及びコレクタ
に各々接続されたアノード及びカソードを有して
いる。
セルに書込まれるデータ・ビツトは入力端子
INに供給される。書込動作は、２つのシヨツト
キ・ダイオードＤ１及びＤ２の制御の下で行われ
る。ダイオードＤ１のアノード及びカソードは
各々トランジスタＴ１のベース及び入力端子に接
続されている。ダイオードＤ２のアノードはダイ
オードＤ１のアノードに接続され、ダイオードＤ
２のカソードはトランジスタＴ２のエミツタ及び
書込制御線WRLに接続されている。ダイオード
Ｄ１及びＤ２は、回路の入力端子INに加えられ
た１ビツト又は０ビツトを、線WRLが付勢され
たときに、セル中に書き込ませるANDゲートを
形成する。
INに供給される。書込動作は、２つのシヨツト
キ・ダイオードＤ１及びＤ２の制御の下で行われ
る。ダイオードＤ１のアノード及びカソードは
各々トランジスタＴ１のベース及び入力端子に接
続されている。ダイオードＤ２のアノードはダイ
オードＤ１のアノードに接続され、ダイオードＤ
２のカソードはトランジスタＴ２のエミツタ及び
書込制御線WRLに接続されている。ダイオード
Ｄ１及びＤ２は、回路の入力端子INに加えられ
た１ビツト又は０ビツトを、線WRLが付勢され
たときに、セル中に書き込ませるANDゲートを
形成する。
トランジスタＴ１のベース及びコレクタは
各々、抵抗Ｒ１及びＲ２を経て供給電圧V+に接
続されている。トランジスタＴ１のエミツタは基
準電圧VREFに接続されている。
各々、抵抗Ｒ１及びＲ２を経て供給電圧V+に接
続されている。トランジスタＴ１のエミツタは基
準電圧VREFに接続されている。
トランジスタＴ１のコレクタはトランジスタＴ
２のコレクタに接続されており、トランジスタＴ
２のベースは抵抗Ｒ３を経て供給電圧V+に接続
されている。
２のコレクタに接続されており、トランジスタＴ
２のベースは抵抗Ｒ３を経て供給電圧V+に接続
されている。
トランジスタＴ３のベース及びエミツタは各々
トランジスタＴ２のコレクタ及び供給電圧V-に
接続されている。トランジスタＴ３のコレクタは
シヨツトキ・ダイオードＤ３のカソードに接続さ
れており、ダイオードＤ３のアノードはトランジ
スタＴ２のベースに接続されている。
トランジスタＴ２のコレクタ及び供給電圧V-に
接続されている。トランジスタＴ３のコレクタは
シヨツトキ・ダイオードＤ３のカソードに接続さ
れており、ダイオードＤ３のアノードはトランジ
スタＴ２のベースに接続されている。
ラツチの状態は、トランジスタＴ３のコレクタ
に於ける電圧レベルによつて決定される。
に於ける電圧レベルによつて決定される。
セルに記憶されたビツトは、出力回路によつて
読取られる。セルのマトリツクスより成るメモリ
に於ては、各ビツト線BLにそのような出力回路
が設けられている。
読取られる。セルのマトリツクスより成るメモリ
に於ては、各ビツト線BLにそのような出力回路
が設けられている。
上記メモリ・セルは出力エミツタ・フオロワ・
トランジスタＴ４に接続されている。トランジス
タＴ４のエミツタはビツト線BLに接続されてい
る。セルのマトリツクスが用いられる場合には、
同一の列のセルに関連するトランジスタＴ４は全
て同一のビツト線に接続されている。
トランジスタＴ４に接続されている。トランジス
タＴ４のエミツタはビツト線BLに接続されてい
る。セルのマトリツクスが用いられる場合には、
同一の列のセルに関連するトランジスタＴ４は全
て同一のビツト線に接続されている。
トランジスタＴ４のコレクタは供給電圧V+に
接続されている。トランジスタＴ４のベースは、
抵抗Ｒ４を経て供給電圧V+に、シヨツトキ・ダ
イオードＤ４を経てラツチの出力OUTに、そし
てシヨツトキ・ダイオードＤ５を経て読取制御線
RLに接続されている。ダイオードＤ４及びＤ５
のアノードはトランジスタＴ４のベースに接続さ
れている。
接続されている。トランジスタＴ４のベースは、
抵抗Ｒ４を経て供給電圧V+に、シヨツトキ・ダ
イオードＤ４を経てラツチの出力OUTに、そし
てシヨツトキ・ダイオードＤ５を経て読取制御線
RLに接続されている。ダイオードＤ４及びＤ５
のアノードはトランジスタＴ４のベースに接続さ
れている。
出力回路は３つのトランジスタＴ５，Ｔ６及び
Ｔ７を含み、それらに関連して飽和防止用シヨツ
トキ・ダイオードＳ５，Ｓ６及びＳ７が設けられ
ている。
Ｔ７を含み、それらに関連して飽和防止用シヨツ
トキ・ダイオードＳ５，Ｓ６及びＳ７が設けられ
ている。
トランジスタＴ５のエミツタはビツト線BLに
接続され、そのコレクタは抵抗Ｒ５を経て供給電
圧V+に接続されている。トランジスタＴ５及び
Ｔ６のベースは抵抗Ｒ６を経て供給電圧V+に接
続されており、トランジスタＴ６のコレクタは抵
抗Ｒ８を経て供給電圧V+に接続されている。ト
ランジスタＴ５及びＴ６のエミツタは各々抵抗Ｒ
９及びＲ１０を経て供給電圧V-に接続されてい
る。
接続され、そのコレクタは抵抗Ｒ５を経て供給電
圧V+に接続されている。トランジスタＴ５及び
Ｔ６のベースは抵抗Ｒ６を経て供給電圧V+に接
続されており、トランジスタＴ６のコレクタは抵
抗Ｒ８を経て供給電圧V+に接続されている。ト
ランジスタＴ５及びＴ６のエミツタは各々抵抗Ｒ
９及びＲ１０を経て供給電圧V-に接続されてい
る。
トランジスタＴ７のベース及びエミツタは各々
トランジスタＴ５のコレクタ及び供給電圧V-に
接続されており、トランジスタＴ７のコレクタは
抵抗Ｒ７を経て供給電圧V+に接続されている。
トランジスタＴ５のコレクタ及び供給電圧V-に
接続されており、トランジスタＴ７のコレクタは
抵抗Ｒ７を経て供給電圧V+に接続されている。
セルの状態を示す出力信号はトランジスタＴ７
のコレクタの出力OUTに於て得られる。
のコレクタの出力OUTに於て得られる。
一つの好ましい実施例に於ては、種々のセル及
び出力回路に於けるトランジスタはNPNトラン
ジスタであり、供給電圧V+及びV-の各々の値は
1.7V及び0Vである。抵抗の値は、Ｒ１＝20kΩ，
Ｒ２＝16.5kΩ，Ｒ３＝11kΩ，Ｒ４＝15kΩ，Ｒ５
＝Ｒ８＝11kΩ，Ｒ６＝15kΩ，Ｒ７＝8kΩ，Ｒ９
＝10kΩ、およびＲ１０＝2.2kΩである。
び出力回路に於けるトランジスタはNPNトラン
ジスタであり、供給電圧V+及びV-の各々の値は
1.7V及び0Vである。抵抗の値は、Ｒ１＝20kΩ，
Ｒ２＝16.5kΩ，Ｒ３＝11kΩ，Ｒ４＝15kΩ，Ｒ５
＝Ｒ８＝11kΩ，Ｒ６＝15kΩ，Ｒ７＝8kΩ，Ｒ９
＝10kΩ、およびＲ１０＝2.2kΩである。
読取／書込制御回路１は、ビツトがセルから読
取られ又はセルに書込まれるように、線RL及び
WRL上に制御信号を供給する。
取られ又はセルに書込まれるように、線RL及び
WRL上に制御信号を供給する。
次に、セルの動作について述べる。書込動作又
は読取動作が行われないときには、書込制御線
WRLは抵論理レベルにある。従つて、セルの出
力が高論理レベルにあれば、トランジスタＴ２は
オンであり、抵抗Ｒ１を流れる電流がダイオード
Ｄ２を経て流れ、従つてダイオードＤ２が導通す
るので、トランジスタＴ１はオフである。
は読取動作が行われないときには、書込制御線
WRLは抵論理レベルにある。従つて、セルの出
力が高論理レベルにあれば、トランジスタＴ２は
オンであり、抵抗Ｒ１を流れる電流がダイオード
Ｄ２を経て流れ、従つてダイオードＤ２が導通す
るので、トランジスタＴ１はオフである。
書込動作を行うためには、線WRLが読取／書
込制御回路１によつて高論理レベルに上昇され
る。その結果、トランジスタＴ２及びダイオード
Ｄ２の両方がターン・オフされ、従つて抵抗Ｒ１
を流れる電流はダイオードＤ２を経て流れること
ができない。
込制御回路１によつて高論理レベルに上昇され
る。その結果、トランジスタＴ２及びダイオード
Ｄ２の両方がターン・オフされ、従つて抵抗Ｒ１
を流れる電流はダイオードＤ２を経て流れること
ができない。
ビツト入力INに加えられる信号が低論理レベ
ルの場合には、ダイオードＤ１がターン・オンさ
れ、抵抗Ｒ１を流れる電流がダイオードＤ１を経
て流れ、従つてトランジスタＴ１がターン・オフ
される。トランジスタＴ１及びＴ２が同時にター
ン・オフされるので、抵抗Ｒ２を流れる電流はト
ランジスタＴ３をターン・オンさせ、従つて出力
OUTに於ける信号は低論理レベルになる。抵抗
Ｒ３を流れる電流がダイオードＤ３を経て流れ、
従つてトランジスタＴ２は書込制御線WRLが再
び低論理レベルになつたときでもターン・オンさ
れない。
ルの場合には、ダイオードＤ１がターン・オンさ
れ、抵抗Ｒ１を流れる電流がダイオードＤ１を経
て流れ、従つてトランジスタＴ１がターン・オフ
される。トランジスタＴ１及びＴ２が同時にター
ン・オフされるので、抵抗Ｒ２を流れる電流はト
ランジスタＴ３をターン・オンさせ、従つて出力
OUTに於ける信号は低論理レベルになる。抵抗
Ｒ３を流れる電流がダイオードＤ３を経て流れ、
従つてトランジスタＴ２は書込制御線WRLが再
び低論理レベルになつたときでもターン・オンさ
れない。
入力INに加えられる信号が高論理レベルの場
合には、抵抗Ｒ１を流れる電流がトランジスタＴ
１をターン・オンさせる。書込制御線WRLが再
び低論理レベルになつたとき、トランジスタＴ３
はオフであり、トランジスタＴ２がターン・オン
される。
合には、抵抗Ｒ１を流れる電流がトランジスタＴ
１をターン・オンさせる。書込制御線WRLが再
び低論理レベルになつたとき、トランジスタＴ３
はオフであり、トランジスタＴ２がターン・オン
される。
ダイオードＤ３は次に述べる機能を有する。ト
ランジスタＴ２のベースがトランジスタＴ３のコ
レクタに直接接続されている場合には、トランジ
スタＴ２のベースに於ける電圧の変化及び寄生キ
ヤパシタンスの影響の両方がより大きくなるため
に、回路動作がより遅くなり、又トランジスタＴ
３が導通するとき、抵抗Ｒ３に於ける電圧降下が
増加して、より多くの電流が抵抗Ｒ３を流れるた
めに、電力消費が増加する。ダイオードＤ３の代
りに抵抗を用いることもできるが、その場合に
は、寄生キヤパシタンス及び必要なチツプの領域
が増加する。ダイオードを用いた場合には、ダイ
オードＤ３及びＤ４並びにトランジスタＴ３が同
一のエピタキシヤル層に形成され、トランジスタ
Ｔ３のコレクタへのアクセスが不要であるので、
トランジスタＴ３のコレクタ接点並びにダイオー
ドＤ３及びＤ４のカソード接点を設ける必要がな
い。
ランジスタＴ２のベースがトランジスタＴ３のコ
レクタに直接接続されている場合には、トランジ
スタＴ２のベースに於ける電圧の変化及び寄生キ
ヤパシタンスの影響の両方がより大きくなるため
に、回路動作がより遅くなり、又トランジスタＴ
３が導通するとき、抵抗Ｒ３に於ける電圧降下が
増加して、より多くの電流が抵抗Ｒ３を流れるた
めに、電力消費が増加する。ダイオードＤ３の代
りに抵抗を用いることもできるが、その場合に
は、寄生キヤパシタンス及び必要なチツプの領域
が増加する。ダイオードを用いた場合には、ダイ
オードＤ３及びＤ４並びにトランジスタＴ３が同
一のエピタキシヤル層に形成され、トランジスタ
Ｔ３のコレクタへのアクセスが不要であるので、
トランジスタＴ３のコレクタ接点並びにダイオー
ドＤ３及びＤ４のカソード接点を設ける必要がな
い。
エミツタ・フオロワ・トランジスタＴ４の目的
は、同一のビツト線に接続されているセルの数が
増大した場合に出力キヤパシタンスを低下させ、
従つて読取時間の増加を防ぐことである。
は、同一のビツト線に接続されているセルの数が
増大した場合に出力キヤパシタンスを低下させ、
従つて読取時間の増加を防ぐことである。
1.46V程度迄低くすることができる供給電圧V+
の値は従来のTTLゲートを駆動するには不充分
であるので、出力回路は、読取時間を短くするた
めに、セルに於けるトランジスタＴ１のエミツタ
に供給された基準電圧VREFに適合するように調節
された閾値を有する高利得増幅器より成る。上記
出力回路の動作については、後述される。
の値は従来のTTLゲートを駆動するには不充分
であるので、出力回路は、読取時間を短くするた
めに、セルに於けるトランジスタＴ１のエミツタ
に供給された基準電圧VREFに適合するように調節
された閾値を有する高利得増幅器より成る。上記
出力回路の動作については、後述される。
トランジスタＴ４は、そのコレクタが供給電圧
V+に直接接続されているので、抵抗が形成され
るエピタキシヤル層に形成されることが可能であ
り、従つてベース−エミツタ接合領域しか占有し
ない。
V+に直接接続されているので、抵抗が形成され
るエピタキシヤル層に形成されることが可能であ
り、従つてベース−エミツタ接合領域しか占有し
ない。
セルの内容は、ANDゲートを形成するダイオ
ードＤ４及びＤ５の制御の下で読取られる。その
ために、読取／書込制御回路１は読取制御線RL
の論理レベルを上昇させる。トランジスタＴ４の
ベースに於ける電位は、セルからの出力信号が高
論理レベルである場合に、供給電圧V+に近づく。
上記出力信号が低論理レベルである場合には、抵
抗Ｒ４を流れる電流がダイオードＤ４を経て流れ
て、上記線RLを低論理レベルに保つ。
ードＤ４及びＤ５の制御の下で読取られる。その
ために、読取／書込制御回路１は読取制御線RL
の論理レベルを上昇させる。トランジスタＴ４の
ベースに於ける電位は、セルからの出力信号が高
論理レベルである場合に、供給電圧V+に近づく。
上記出力信号が低論理レベルである場合には、抵
抗Ｒ４を流れる電流がダイオードＤ４を経て流れ
て、上記線RLを低論理レベルに保つ。
トランジスタＴ４がオフである（出力OUTに
低論理レベルが存在している）場合には、出力回
路に電流が流れない（Iin＝０）。トランジスタＴ
５及びＴ６に接続されている抵抗Ｒ５及びＲ８は
同一の値を有し、抵抗Ｒ６はトランジスタＴ５及
びＴ６のベースに接続されており、トランジスタ
Ｔ５及びＴ６のエミツタに接続されている抵抗Ｒ
９及びＲ１０は、トランジスタＴ５を流れる電流
の値がトランジスタＴ６を流れる電流の値よりも
大きくなるように、僅かに異なる値を有してい
る。その結果、ダイオードＳ５に電流が流れ、ト
ランジスタＴ７がオフになり、トランジスタＴ７
のコレクタに接続されている出力OUTが高論理
レベルになる。
低論理レベルが存在している）場合には、出力回
路に電流が流れない（Iin＝０）。トランジスタＴ
５及びＴ６に接続されている抵抗Ｒ５及びＲ８は
同一の値を有し、抵抗Ｒ６はトランジスタＴ５及
びＴ６のベースに接続されており、トランジスタ
Ｔ５及びＴ６のエミツタに接続されている抵抗Ｒ
９及びＲ１０は、トランジスタＴ５を流れる電流
の値がトランジスタＴ６を流れる電流の値よりも
大きくなるように、僅かに異なる値を有してい
る。その結果、ダイオードＳ５に電流が流れ、ト
ランジスタＴ７がオフになり、トランジスタＴ７
のコレクタに接続されている出力OUTが高論理
レベルになる。
トランジスタＴ４がオンである（出力OUTに
高論理レベルが存在している）場合には、電流
Iinが出力回路に供給され、トランジスタＴ５の
エミツタの電位が上昇して、トランジスタＴ５が
ターン・オフされる。それまでダイオードＳ５を
流れていた電流はそれからダイオードＳ６を流れ
る。トランジスタＴ５のベースの電位は、主とし
て抵抗Ｒ６，Ｒ１０及びＲ８によつて決定され
る。Iinの値が充分に高ければ、トランジスタＴ
５がターン・オフされ、抵抗Ｒ５を流れる電流が
トランジスタＴ７をターン・オンさせ、その結果
出力OUTに低論理レベルが存在する。
高論理レベルが存在している）場合には、電流
Iinが出力回路に供給され、トランジスタＴ５の
エミツタの電位が上昇して、トランジスタＴ５が
ターン・オフされる。それまでダイオードＳ５を
流れていた電流はそれからダイオードＳ６を流れ
る。トランジスタＴ５のベースの電位は、主とし
て抵抗Ｒ６，Ｒ１０及びＲ８によつて決定され
る。Iinの値が充分に高ければ、トランジスタＴ
５がターン・オフされ、抵抗Ｒ５を流れる電流が
トランジスタＴ７をターン・オンさせ、その結果
出力OUTに低論理レベルが存在する。
要約すると、出力回路は、基準電圧を供給する
回路に接続されているベースを有するトランジス
タＴ５と、入力信号を受取るベースを有するトラ
ンジスタＴ４とを含む差動増幅器として働く。
回路に接続されているベースを有するトランジス
タＴ５と、入力信号を受取るベースを有するトラ
ンジスタＴ４とを含む差動増幅器として働く。
上述のメモリ・セルは第２図に示されている如
く、ｎ行及びｍ列のセルより成るマトリツクスを
形成するために用いることができる。
く、ｎ行及びｍ列のセルより成るマトリツクスを
形成するために用いることができる。
所定の行のセルは読取／書込制御回路Ｒ１−
１／Ｗ１−１乃至Ｒ１−ｎ／Ｗ１−ｎの制御の下
で選択され、それらの制御回路は、同一行のセル
にビツトを書込むために又はその内容を読取るた
めに、書込制御線WRL１乃至WRLn及び読取制
御線RL１乃至RLn上に選択信号を供給する。
１／Ｗ１−１乃至Ｒ１−ｎ／Ｗ１−ｎの制御の下
で選択され、それらの制御回路は、同一行のセル
にビツトを書込むために又はその内容を読取るた
めに、書込制御線WRL１乃至WRLn及び読取制
御線RL１乃至RLn上に選択信号を供給する。
所定の行の内容を読取ること及びそれと同時に
もう１つの行のセルにビツトを書込むことを可能
にするために、２つのアドレス回路３−Ｗ及び３
−Ｒが設けられている。
もう１つの行のセルにビツトを書込むことを可能
にするために、２つのアドレス回路３−Ｗ及び３
−Ｒが設けられている。
アドレス回路３−Ｗは、線WRL１乃至WRLn
の１つを関連する書込制御回路Ｗ１−１乃至Ｗ１
−ｎの１つにより付勢させるために、線４−Ｗを
経て、選択されるべき行のためのアドレス・ビツ
トの構成を受取り、線５−Ｗを経て、書込制御信
号を受取る。
の１つを関連する書込制御回路Ｗ１−１乃至Ｗ１
−ｎの１つにより付勢させるために、線４−Ｗを
経て、選択されるべき行のためのアドレス・ビツ
トの構成を受取り、線５−Ｗを経て、書込制御信
号を受取る。
アドレス回路３−Ｒは、線RL１乃至RLnの１
つを関連する読取制御回路Ｒ１−１乃至Ｒ１−ｎ
の１つにより付勢させるために、線４−Ｒを経
て、選択されるべき行のためのアドレス・ビツト
の構成を受取り、線５−Ｒを経て、読取制御信号
を受取る。
つを関連する読取制御回路Ｒ１−１乃至Ｒ１−ｎ
の１つにより付勢させるために、線４−Ｒを経
て、選択されるべき行のためのアドレス・ビツト
の構成を受取り、線５−Ｒを経て、読取制御信号
を受取る。
同一の列のセルはビツト線BL１乃至BLmに接
続されている。読取られるべき行に於けるセルの
状態は、各々ビツト線BL１乃至BLmに接続され
ている出力回路２−１乃至２−ｍによつて検出さ
れる。回路２−１乃至２−ｍは、各々ビツト線
BL１乃至BLmに関連する信号OUT１乃至
OUTmを供給する。
続されている。読取られるべき行に於けるセルの
状態は、各々ビツト線BL１乃至BLmに接続され
ている出力回路２−１乃至２−ｍによつて検出さ
れる。回路２−１乃至２−ｍは、各々ビツト線
BL１乃至BLmに関連する信号OUT１乃至
OUTmを供給する。
上記セルのマトリツクスに制御回路を加えるこ
とにより、幾つかの行のセルに書込を行うと同時
に他の幾つかの行の内容の読取を行うことができ
るメモリを形成することができる。
とにより、幾つかの行のセルに書込を行うと同時
に他の幾つかの行の内容の読取を行うことができ
るメモリを形成することができる。
第３図は、２行のセルに書込を行うと同時に他
の２行のセルの読取を行うことができるメモリを
形成するために、セルに加えられるべき構成素子
を示している。
の２行のセルの読取を行うことができるメモリを
形成するために、セルに加えられるべき構成素子
を示している。
当業者に明らかな如く、この配置は、読取及び
書込動作が所望の数の行に於て同時に行われるメ
モリを形成するために用いることができる。
書込動作が所望の数の行に於て同時に行われるメ
モリを形成するために用いることができる。
第１図及び第３図に於て、同一の参照番号が用
いられており、加えられた構成素子の参照番号に
添字が加えられている。各トランジスタに於ける
文字Ｓは、第１図に示されている如く、それに関
連して飽和防止用シヨツトキ・ダイオード（図示
せず）が設けられていることを示している。
いられており、加えられた構成素子の参照番号に
添字が加えられている。各トランジスタに於ける
文字Ｓは、第１図に示されている如く、それに関
連して飽和防止用シヨツトキ・ダイオード（図示
せず）が設けられていることを示している。
２つの別個の行のセルにビツトを書込むため
に、ダイオードＤ１−Ａ及びＤ１−Ｂのカソード
に供給された２つの入力ビツトIN−Ａ及びIN−
Ｂを受取る２つのトランジスタＴ１−Ａ及びＴ１
−Ｂが設けられている。
に、ダイオードＤ１−Ａ及びＤ１−Ｂのカソード
に供給された２つの入力ビツトIN−Ａ及びIN−
Ｂを受取る２つのトランジスタＴ１−Ａ及びＴ１
−Ｂが設けられている。
更に加えられた２つのシヨツトキ・ダイオード
Ｄ６−Ａ及びＤ６−Ｂは、各々トランジスタＴ１
−Ａ及びＴ１−Ｂのベースに接続されたアノード
並びに各々書込制御線CTL−Ａ及びCTL−Ｂに
接続されたカソードを有している。
Ｄ６−Ａ及びＤ６−Ｂは、各々トランジスタＴ１
−Ａ及びＴ１−Ｂのベースに接続されたアノード
並びに各々書込制御線CTL−Ａ及びCTL−Ｂに
接続されたカソードを有している。
選択された行に書込が行われるときは常に、そ
れらの行の書込クロツク制御線WR−CLKに高い
信号が加えられる。
れらの行の書込クロツク制御線WR−CLKに高い
信号が加えられる。
それらの行の１方に於ては、書込制御線CTL
−Ａ及びCTL−Ｂに各々低い信号及び高い信号
が加えられ、他方の行に於ては、書込制御線
CTL−Ａ及びCTL−Ｂに各々高い信号及び低い
信号が加えられる。
−Ａ及びCTL−Ｂに各々低い信号及び高い信号
が加えられ、他方の行に於ては、書込制御線
CTL−Ａ及びCTL−Ｂに各々高い信号及び低い
信号が加えられる。
制御線CTL−Ａが低い信号を受取るセルに於
て、ダイオードＤ６−Ａがオンになり、トランジ
スタＴ１−Ａがオフになつて、入力IN−Ａに加
えられたビツトは書込まれない。この同一のセル
に於て、制御線CTL−Ｂは高い信号を受取り、
ダイオードＤ６−Ｂがターン・オフされて、第１
図に関して述べた如く、トランジスタＴ１−Ｂ及
びダイオードＤ１−ＢがトランジスタＴ１及びダ
イオードＤ１と同一の機能を果して、入力IN−
Ｂに加えられたビツトが書込まれる。
て、ダイオードＤ６−Ａがオンになり、トランジ
スタＴ１−Ａがオフになつて、入力IN−Ａに加
えられたビツトは書込まれない。この同一のセル
に於て、制御線CTL−Ｂは高い信号を受取り、
ダイオードＤ６−Ｂがターン・オフされて、第１
図に関して述べた如く、トランジスタＴ１−Ｂ及
びダイオードＤ１−ＢがトランジスタＴ１及びダ
イオードＤ１と同一の機能を果して、入力IN−
Ｂに加えられたビツトが書込まれる。
それと同時に、２つの行のセルからの読取を行
うために、２つのビツト線BL−Ｃ及びBL−Ｄが
設けられている。それらは、第１図に於けるトラ
ンジスタＴ４と同一の機能を有するエミツタ・フ
オロワ・トランジスタＴ４−Ｃ及びＴ４−Ｄに
各々関連している。
うために、２つのビツト線BL−Ｃ及びBL−Ｄが
設けられている。それらは、第１図に於けるトラ
ンジスタＴ４と同一の機能を有するエミツタ・フ
オロワ・トランジスタＴ４−Ｃ及びＴ４−Ｄに
各々関連している。
そのために、読取制御線RL−Ｃ及びRL−Ｄ
は、ダイオードＤ５−Ｃ及びＤ５−Ｄのカソード
に加えられる読取制御信号を受取る。
は、ダイオードＤ５−Ｃ及びＤ５−Ｄのカソード
に加えられる読取制御信号を受取る。
ダイオードＤ４−Ｃ及びＤ４−Ｄ並びに抵抗Ｒ
４−Ｃ及びＲ４−Ｄは、各トランジスタＴ４−Ｃ
及びＴ４−Ｄのために、第１図に於けるダイオー
ドＤ４及び抵抗Ｒ４と同一の機能を果す。
４−Ｃ及びＲ４−Ｄは、各トランジスタＴ４−Ｃ
及びＴ４−Ｄのために、第１図に於けるダイオー
ドＤ４及び抵抗Ｒ４と同一の機能を果す。
従つて、線RL−Ｃ及びRL−Ｄ上の読取制御信
号が各々高論理レベル及び低論理レベルである場
合には、ダイオードＤ５−Ｃがオフになり、ダイ
オードＤ５−Ｄがオンになり、トランジスタＴ４
−Ｄがオフになつて、第１図に関して述べた如
く、ダイオードＤ４−Ｃ、トランジスタＴ４−Ｃ
及びビツト線BL−Ｃを含む回路によつて、読取
動作が行われる。
号が各々高論理レベル及び低論理レベルである場
合には、ダイオードＤ５−Ｃがオフになり、ダイ
オードＤ５−Ｄがオンになり、トランジスタＴ４
−Ｄがオフになつて、第１図に関して述べた如
く、ダイオードＤ４−Ｃ、トランジスタＴ４−Ｃ
及びビツト線BL−Ｃを含む回路によつて、読取
動作が行われる。
線RL−Ｃ及びRL−Ｄ上の読取制御信号が各々
低論理レベル及び高論理レベルある場合には、ダ
イオードＤ４−Ｄ、トランジスタＴ４−Ｄ、及び
ビツト線BL−Ｄを含む回路によつて、読取動作
が行われる。
低論理レベル及び高論理レベルある場合には、ダ
イオードＤ４−Ｄ、トランジスタＴ４−Ｄ、及び
ビツト線BL−Ｄを含む回路によつて、読取動作
が行われる。
第１図に示されている読取出力回路２と同じ読
取出力回路が、各ビツト線に関連している。
取出力回路が、各ビツト線に関連している。
第４図は、線CTL−Ａ，CTL−Ｂ、及びWR
−CLK上に書込制御信号を生ぜしめる書込制御
回路を示している。
−CLK上に書込制御信号を生ぜしめる書込制御
回路を示している。
示されている配置に於ては、例として、メモリ
は、３ビツトのアドレスによつてアドレスするこ
とができる８行を含むものと仮定する。
は、３ビツトのアドレスによつてアドレスするこ
とができる８行を含むものと仮定する。
第１の真数／補数値発生器TCG１は、その入
力１０上に、選択されるべき一方の行のためのア
ドレス・ビツトを受取り、第２の真数／補数値発
生器TCG２は、その入力１１上に、選択される
べき他方の行のためのアドレス・ビツトを受取
る。
力１０上に、選択されるべき一方の行のためのア
ドレス・ビツトを受取り、第２の真数／補数値発
生器TCG２は、その入力１１上に、選択される
べき他方の行のためのアドレス・ビツトを受取
る。
それらの発生器は、それらの出力線上に、入力
アドレス・ビツトの真数値および補数値を供給す
る。
アドレス・ビツトの真数値および補数値を供給す
る。
３つのマルチ−エミツタ・トランジスタＴ１
０，Ｔ１１及びＴ１２を含む３つの制御回路は、
メモリ・セルの各行に関連している。示されてい
る制御回路は、アドレス０００の行に関連してい
る。
０，Ｔ１１及びＴ１２を含む３つの制御回路は、
メモリ・セルの各行に関連している。示されてい
る制御回路は、アドレス０００の行に関連してい
る。
トランジスタＴ１０及びＴ１１のエミツタの中
の３つは、発生器TCG１及びTCG２の出力に接
続されており、それらの出力は全て、対応する行
がアドレススされるとき、高い即ち“１”の論理
レベルになる。行０００の場合、それらのエミツ
タ補数出力に接続されている。第４のエミツタ
は、書込クロツク線CLK−Ｗ上の書込クロツク
信号を受取る。
の３つは、発生器TCG１及びTCG２の出力に接
続されており、それらの出力は全て、対応する行
がアドレススされるとき、高い即ち“１”の論理
レベルになる。行０００の場合、それらのエミツ
タ補数出力に接続されている。第４のエミツタ
は、書込クロツク線CLK−Ｗ上の書込クロツク
信号を受取る。
トランジスタＴ１０及びＴ１１のベースは各々
抵抗Ｒ２０及びＲ２３を経て供給電圧V+に接続
され、それらのコレクタは抵抗Ｒ２１及びＲ２４
を経て供給電圧V+にそしてトランジスタＴ１３
及びＴ１４のベースに接続されている。トランジ
スタＴ１３及びＴ１４のコレクタは抵抗Ｒ２２及
びＲ２５を経て供給電圧V+に接続されており、
それらのエミツタは供給電圧V-に接続されてい
る。トランジスタＴ１３及びＴ１４のコレクタに
於て、書込制御線CTL−Ｂ及びVTL−Ａ上の書
込制御信号が得られる。
抵抗Ｒ２０及びＲ２３を経て供給電圧V+に接続
され、それらのコレクタは抵抗Ｒ２１及びＲ２４
を経て供給電圧V+にそしてトランジスタＴ１３
及びＴ１４のベースに接続されている。トランジ
スタＴ１３及びＴ１４のコレクタは抵抗Ｒ２２及
びＲ２５を経て供給電圧V+に接続されており、
それらのエミツタは供給電圧V-に接続されてい
る。トランジスタＴ１３及びＴ１４のコレクタに
於て、書込制御線CTL−Ｂ及びVTL−Ａ上の書
込制御信号が得られる。
トランジスタＴ１２のエミツタは、トランジス
タＴ１３及びＴ１４のコレクタに接続されてい
る。トランジスタＴ１２のベースは抵抗Ｒ２６を
経て供給電圧V+に接続され、そのコレクタは抵
抗Ｒ２７を経て供給電圧V+にそしてトランジス
タＴ１５のベースに接続されている。トランジス
タＴ１５のコレクタは抵抗Ｒ２８を経て供給電圧
V+に接続され、そのエミツタは供給電圧V-に接
続されている。線WR−CLK上の書込クロツク制
御信号はトランジスタＴ１５のコレクタから取出
される。線CLK−Ｗ上の書込クロツク信号はシ
ヨツトキ・ダイオードＤ１０を経てトランジスタ
Ｔ１２のベースに供給される。
タＴ１３及びＴ１４のコレクタに接続されてい
る。トランジスタＴ１２のベースは抵抗Ｒ２６を
経て供給電圧V+に接続され、そのコレクタは抵
抗Ｒ２７を経て供給電圧V+にそしてトランジス
タＴ１５のベースに接続されている。トランジス
タＴ１５のコレクタは抵抗Ｒ２８を経て供給電圧
V+に接続され、そのエミツタは供給電圧V-に接
続されている。線WR−CLK上の書込クロツク制
御信号はトランジスタＴ１５のコレクタから取出
される。線CLK−Ｗ上の書込クロツク信号はシ
ヨツトキ・ダイオードＤ１０を経てトランジスタ
Ｔ１２のベースに供給される。
上記回路の動作について以下に述べる。書込動
作のために、行０００が初めにアドレスされると
すると、アドレス０００が発生器TCG１の入力
に加えられ、例えば００１である、選択されるべ
き他方の行のアドレスが発生器TCG２の入力に
加えられる。線CLK−Ｗ上の書込クロツク信号
は高いレベルになる。
作のために、行０００が初めにアドレスされると
すると、アドレス０００が発生器TCG１の入力
に加えられ、例えば００１である、選択されるべ
き他方の行のアドレスが発生器TCG２の入力に
加えられる。線CLK−Ｗ上の書込クロツク信号
は高いレベルになる。
トランジスタＴ１０のエミツタの全てが高レベ
ルになり、トランジスタＴ１１のエミツタの少く
とも１つが低レベルになる。従つて、トランジス
タＴ１０がオフになり、トランジスタＴ１１がオ
ンになる。
ルになり、トランジスタＴ１１のエミツタの少く
とも１つが低レベルになる。従つて、トランジス
タＴ１０がオフになり、トランジスタＴ１１がオ
ンになる。
トランジスタＴ１３はオンになり、従つて線
CTL−Ｂ上の信号が低レベルになる。トランジ
スタＴ１４はオフになり、線CTL−Ａ上の信号
が高レベルになる。
CTL−Ｂ上の信号が低レベルになる。トランジ
スタＴ１４はオフになり、線CTL−Ａ上の信号
が高レベルになる。
トランジスタＴ１２はオンになり、トランジス
タＴ１５はオフになり、従つて線WR−CLK上の
信号が高レベルになる。
タＴ１５はオフになり、従つて線WR−CLK上の
信号が高レベルになる。
ダイオードＤ１０の機能は、線CLK−Ｗ上の
書込クロツク・パルスの前縁を整形することであ
る。
書込クロツク・パルスの前縁を整形することであ
る。
従つて、線CTL−Ａ，CTL−Ｂ及びWR−
CLK上の信号は、入力IN−Ａに加えられたデー
タ・ビツトを選択された行のセルに書込ませるた
めに必要なレベルになる。
CLK上の信号は、入力IN−Ａに加えられたデー
タ・ビツトを選択された行のセルに書込ませるた
めに必要なレベルになる。
他方の選択された行００１に於ては、トランジ
スタＴ１１がオフになり、トランジスタＴ１０が
オンになり、従つて線CTL−Ｂ，CTL−Ａ及び
WR−CLK上の信号レベルは、入力IN−Ｂに加
えられたデータ・ビツトをその行のセルに書込ま
せる。
スタＴ１１がオフになり、トランジスタＴ１０が
オンになり、従つて線CTL−Ｂ，CTL−Ａ及び
WR−CLK上の信号レベルは、入力IN−Ｂに加
えられたデータ・ビツトをその行のセルに書込ま
せる。
他の全ての行に於ては、トランジスタＴ１０及
びＴ１１がオンになり、線CTL−Ｂ及びCTL−
Ａ上の信号レベルが高くなる。従つて、トランジ
スタＴ１２がオフになり、トランジスタＴ１５が
導通して、線WR−CLK上に低レベルの信号が存
在する。そのような条件の下では、書込動作は何
ら行われない。
びＴ１１がオンになり、線CTL−Ｂ及びCTL−
Ａ上の信号レベルが高くなる。従つて、トランジ
スタＴ１２がオフになり、トランジスタＴ１５が
導通して、線WR−CLK上に低レベルの信号が存
在する。そのような条件の下では、書込動作は何
ら行われない。
発生器TCG１及びTCG２の両方に同一のアド
レス・ビツトの構成が誤つて加えられた場合に
は、線CTL−Ａ及びCTL−Ｂの両方が低レベル
になるので、そのアドレスを有する行の全てのセ
ルに零が書込まれる。
レス・ビツトの構成が誤つて加えられた場合に
は、線CTL−Ａ及びCTL−Ｂの両方が低レベル
になるので、そのアドレスを有する行の全てのセ
ルに零が書込まれる。
読取制御回路は、線WR−CLKを必要としない
ので、より簡単である。行０００の如き行のため
の読取制御回路が第５図に示されている。
ので、より簡単である。行０００の如き行のため
の読取制御回路が第５図に示されている。
読取動作を可能にするために、更に２つの真
数／補数値発生器TCG３及びTCG４が設けられ
ており、それらの各々の入力２０及び２１は選択
されるべき行のためのアドレス・ビツトの構成を
受取る。読取クロツク線CLK−Ｒ上の読取クロ
ツク信号は、選択された行の内容の読取を可能に
するために、高レベルになる。
数／補数値発生器TCG３及びTCG４が設けられ
ており、それらの各々の入力２０及び２１は選択
されるべき行のためのアドレス・ビツトの構成を
受取る。読取クロツク線CLK−Ｒ上の読取クロ
ツク信号は、選択された行の内容の読取を可能に
するために、高レベルになる。
２つのマルチ・エミツタ・トランジスタＴ２０
及びＴ２１が各行に設けられている。それらのエ
ミツタの中の３つは発生器TCG３及びTCG４の
出力に接続されており、第４のエミツタは線
CLK−Ｒ上の信号を受取る。トランジスタＴ２
１及びＴ２２のコレクタは、第４図に於けるトラ
ンジスタＴ１３及びＴ１４と同様に配置されてい
るトランジスタＴ２３及びＴ２４のベースに接続
されている。
及びＴ２１が各行に設けられている。それらのエ
ミツタの中の３つは発生器TCG３及びTCG４の
出力に接続されており、第４のエミツタは線
CLK−Ｒ上の信号を受取る。トランジスタＴ２
１及びＴ２２のコレクタは、第４図に於けるトラ
ンジスタＴ１３及びＴ１４と同様に配置されてい
るトランジスタＴ２３及びＴ２４のベースに接続
されている。
２つの反転トランジスタＴ２５及び２６は、ト
ランジスタＴ２３及びＴ２４のコレクタに接続さ
れたベース、抵抗Ｒ３６及びＲ３７を経て供給電
圧V+に接続されたコレクタ、並びに供給電圧V-
に接続されたエミツタを有している。
ランジスタＴ２３及びＴ２４のコレクタに接続さ
れたベース、抵抗Ｒ３６及びＲ３７を経て供給電
圧V+に接続されたコレクタ、並びに供給電圧V-
に接続されたエミツタを有している。
抵抗Ｒ３０，Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４
及びＲ３５は、トランジスタＴ２０，Ｔ２１，Ｔ
２３及びＴ２４に関して、第４図に於ける抵抗Ｒ
２０乃至Ｒ２５と同様に、配置されている。
及びＲ３５は、トランジスタＴ２０，Ｔ２１，Ｔ
２３及びＴ２４に関して、第４図に於ける抵抗Ｒ
２０乃至Ｒ２５と同様に、配置されている。
読取制御線RL−Ｃ及びRL−Ｄ上の信号は、
各々トランジスタＴ２５及びＴ２６のコレクタか
ら取出される。
各々トランジスタＴ２５及びＴ２６のコレクタか
ら取出される。
読取クロツク線CLK−Ｒ上の信号が高レベル
であるとき、読取制御線RL−Ｃ及びRL−Ｄ上の
信号は、第１行及び第２行の内容を読取らせるた
めに必要な論理レベルになり、それらの行のアド
レスは発生器TCG３及びTCG４に供給されたア
ドレス・ビツトの構成によつて決定される。
であるとき、読取制御線RL−Ｃ及びRL−Ｄ上の
信号は、第１行及び第２行の内容を読取らせるた
めに必要な論理レベルになり、それらの行のアド
レスは発生器TCG３及びTCG４に供給されたア
ドレス・ビツトの構成によつて決定される。
例えば、発生器TCG３及びTCG４に各々アド
レス・ビツトの構成０００及び００１が加えられ
た場合には、行０００のための線RL−Ｃ上の信
号が高レベルになつて、その行に於けるセルの内
容が読取られ、同じ行のための線RL−Ｄ上の信
号は低レベルになる。
レス・ビツトの構成０００及び００１が加えられ
た場合には、行０００のための線RL−Ｃ上の信
号が高レベルになつて、その行に於けるセルの内
容が読取られ、同じ行のための線RL−Ｄ上の信
号は低レベルになる。
行００１のための線RL−Ｃ上の信号は低レベ
ルになり、線RL−Ｄ上の信号は高レベルになつ
て、その第２行のセルが読取られる。
ルになり、線RL−Ｄ上の信号は高レベルになつ
て、その第２行のセルが読取られる。
他の全ての行に於ては、それらの行のための読
取制御回路に於けるトランジスタＴ２０及びＴ２
１が導通するので、線RL−Ｃ及びRL−Ｄ上の信
号が低レベルになる。
取制御回路に於けるトランジスタＴ２０及びＴ２
１が導通するので、線RL−Ｃ及びRL−Ｄ上の信
号が低レベルになる。
この制御回路は、第１図に示されている型のセ
ルより成るメモリに於て、線WRL及びRL上に制
御信号を発生させるために用いることができる。
その場合には、一方の発生器、例えばTCG３は、
書込動作のために選択されるべき行のためのアド
レス・ビツトを受取り、他方の発生器は、読取動
作のために選択されるべき行のためのアドレス・
ビツトを受取る。
ルより成るメモリに於て、線WRL及びRL上に制
御信号を発生させるために用いることができる。
その場合には、一方の発生器、例えばTCG３は、
書込動作のために選択されるべき行のためのアド
レス・ビツトを受取り、他方の発生器は、読取動
作のために選択されるべき行のためのアドレス・
ビツトを受取る。
第５図に示されている如きトランジスタＴ２
０，Ｔ２３及びＴ２５並びにＴ２１，Ｔ２４及び
Ｔ２６が各行に設けられている。
０，Ｔ２３及びＴ２５並びにＴ２１，Ｔ２４及び
Ｔ２６が各行に設けられている。
発生器TCG３に接続されていないトランジス
タＴ２０のエミツタは書込クロツク線CLK−Ｗ
上の信号を受取り、発生器TCG４に接続されて
いないトランジスタＴ２１のエミツタは読取クロ
ツク線CLK−Ｒ上の信号を受取る。制御線WRL
及びRL上の信号は、トランジスタＴ２５及びＴ
２６のコレクタに於て得られる。
タＴ２０のエミツタは書込クロツク線CLK−Ｗ
上の信号を受取り、発生器TCG４に接続されて
いないトランジスタＴ２１のエミツタは読取クロ
ツク線CLK−Ｒ上の信号を受取る。制御線WRL
及びRL上の信号は、トランジスタＴ２５及びＴ
２６のコレクタに於て得られる。
そのようなメモリに於ては、読取時間は約7ns
である。書込制御線は、書込動作のために、7ns
を超える時間間隔の間、付勢されねばならない。
データ・ビツトは、書込動作を可能にするパルス
の下降遷移を超えて少くとも7nsの間、該回路の
入力に維持されねばならない。
である。書込制御線は、書込動作のために、7ns
を超える時間間隔の間、付勢されねばならない。
データ・ビツトは、書込動作を可能にするパルス
の下降遷移を超えて少くとも7nsの間、該回路の
入力に維持されねばならない。
第６図は、８×８，24×８、及び32×８号のセ
ルの３つのマトリツクス、並びに関連する読取／
書込制御回路より成るメモリを示している。その
ような配置は4.88mm2のチツプ領域を要する。
ルの３つのマトリツクス、並びに関連する読取／
書込制御回路より成るメモリを示している。その
ような配置は4.88mm2のチツプ領域を要する。
本発明によれば、RAMを形成するために寸法
の小さい周辺回路を用いることを可能にする簡単
なメモリ・セルが得られる。
の小さい周辺回路を用いることを可能にする簡単
なメモリ・セルが得られる。
第１図はRAMに於て用いることができる簡単
なラツチ及び出力回路を示す図、第２図は出力回
路に関連するラツチのマトリツクス配置を示す
図、第３図は幾つかの読取／書込制御回路を含む
第１図と同様なラツチを示す図、第４図は書込制
御信号を発生させるための回路を示す図、第５図
は読取制御信号を発生させるための回路を示す
図、第６図は幾つかのラツチ・マトリツクス及び
それらに関連する回路の配書を示す図である。
なラツチ及び出力回路を示す図、第２図は出力回
路に関連するラツチのマトリツクス配置を示す
図、第３図は幾つかの読取／書込制御回路を含む
第１図と同様なラツチを示す図、第４図は書込制
御信号を発生させるための回路を示す図、第５図
は読取制御信号を発生させるための回路を示す
図、第６図は幾つかのラツチ・マトリツクス及び
それらに関連する回路の配書を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２、第３のトランジスタを含み、こ
の第１、第２、第３のトランジスタの各々はエミ
ツタ、ベース及びコレクタを有し、前記第１及び
第２のトランジスタの前記コレクタと前記第３の
トランジスタの前記ベースが共通に接続され、前
記第１のトランジスタの前記エミツタは基準電位
源に接続され、前記第３のトランジスタの前記エ
ミツタは第２の電位源に接続された少なくとも一
つの双安定回路と、 前記第１のトランジスタの前記ベースと第１の
電位源間に接続された第１の抵抗と、 前記第１及び第２のトランジスタの前記コレク
タと前記第３のトランジスタの前記ベースとの共
通接続点と前記第１の電位源間に接続された第２
の抵抗と、 前記第２のトランジスタの前記ベースと前記第
１の電位源間に接続された第３の抵抗と、 ２進データビツトを受信するためのデータ入力
端子と、 書き込み制御信号を受信するための書き込み制
御入力端子と、 前記双安定回路の２進状態を明らかにするため
の出力端子と、 前記出力端子と前記第１の電位源間に接続され
た第４の抵抗と、 前記データ入力端子と前記第１のトランジスタ
の前記ベース間に接続された第１のダイオード
と、 前記第１のトランジスタの前記ベースと、前記
書き込み制御入力端子及び前記第２のトランジス
タの前記エミツタ間に接続された共通接続点間に
接続された第２のダイオードと、 前記第３のトランジスタの前記コレクタと前記
第２のトランジスタの前記ベース間に接続された
第３のダイオードと、 前記第３のトランジスタの前記コレクタと前記
出力端子間に接続された第４のダイオードとを備
えたことを特徴とするランダム・アクセス・メモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83430035A EP0139803B1 (fr) | 1983-10-28 | 1983-10-28 | Procédé de reconstitution d'informations perdues dans un système de transmission numérique de la voix et système de transmission utilisant ledit procédé |
| EP83430036.0 | 1983-10-28 |
Publications (2)
| Publication Number | Publication Date |
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| JPS6098600A JPS6098600A (ja) | 1985-06-01 |
| JPH0255880B2 true JPH0255880B2 (ja) | 1990-11-28 |
Family
ID=8191506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149820A Granted JPS6098600A (ja) | 1983-10-28 | 1984-07-20 | ランダム・アクセス・メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4907277A (ja) |
| EP (1) | EP0139803B1 (ja) |
| JP (1) | JPS6098600A (ja) |
| CA (1) | CA1245780A (ja) |
| DE (1) | DE3374109D1 (ja) |
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Also Published As
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| EP0139803B1 (fr) | 1987-10-14 |
| EP0139803A1 (fr) | 1985-05-08 |
| CA1245780A (en) | 1988-11-29 |
| DE3374109D1 (en) | 1987-11-19 |
| JPS6098600A (ja) | 1985-06-01 |
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