JPS59151386A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59151386A JPS59151386A JP58014057A JP1405783A JPS59151386A JP S59151386 A JPS59151386 A JP S59151386A JP 58014057 A JP58014057 A JP 58014057A JP 1405783 A JP1405783 A JP 1405783A JP S59151386 A JPS59151386 A JP S59151386A
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- JP
- Japan
- Prior art keywords
- pair
- bit line
- write
- control circuit
- transistor
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、半導体記憶装置、特にバイポーラトランジス
タを用いたランダム・アクセス９メモリ（ＲＡＭ）に関
する。
タを用いたランダム・アクセス９メモリ（ＲＡＭ）に関
する。
（ｂ） 従来技術と問題点
従来のバイポー：ｌｉ’ＲＡＭの１例を第１図に示す。
図のメモリセルＣＥＬは正側ワード線Ｗ＋と負側ワード
線Ｗ−およびビット線Ｂｏ、Ｂ＋ の間に接続され、
フリップ拳フロップを構成するトランジスタＴｅｌ 、
’ｌ’ｃ２と負荷としてのトランジスタＴｃ３ 。
線Ｗ−およびビット線Ｂｏ、Ｂ＋ の間に接続され、
フリップ拳フロップを構成するトランジスタＴｅｌ 、
’ｌ’ｃ２と負荷としてのトランジスタＴｃ３ 。
Ｔｃ、を有する。正側ワード線Ｗ＋にはワードドライバ
トランジスタＴｘを有するデコーダ回路ＤＥＣが接続さ
れ、負側ワード線Ｗ−には保持電流源■Ｈが接続されて
いる。ライトアンプＷＡには書込み指示！−１ＷＥと曹
込みデータＤＩＮが入力され、ＷＥがローレベルの時に
入力データＤＩＮに応じて出力ｔ ＥＥ ＶＷＤ 、
Ｖｗｔは相補的にハイレベルとローレベルになる。ＷＥ
がハイレベルの時には電圧ＶＷＯとｖｗｌは共に前記ハ
イレベルとローレベルの中間レベルになる。出力電圧Ｖ
ｗｏＶｗｘｋベースに受けるトランジスタＴＷＩ、ＴＷ
２．定電流源ＩＣＯ＋ Ｔｅ１およびビット線Ｂｏ、
Ｂ＋にエミッタが接続されるトランジスタＴＤＯ，ＴＤ
、は書込み指示信号ＷＥおよび書込みデータＤＩＨに応
じてビット線Ｂ。ｖ Ｂ ｌの電位を制御する読出し・
書込み電圧制御回路ＲＷを構成する。
トランジスタＴｘを有するデコーダ回路ＤＥＣが接続さ
れ、負側ワード線Ｗ−には保持電流源■Ｈが接続されて
いる。ライトアンプＷＡには書込み指示！−１ＷＥと曹
込みデータＤＩＮが入力され、ＷＥがローレベルの時に
入力データＤＩＮに応じて出力ｔ ＥＥ ＶＷＤ 、
Ｖｗｔは相補的にハイレベルとローレベルになる。ＷＥ
がハイレベルの時には電圧ＶＷＯとｖｗｌは共に前記ハ
イレベルとローレベルの中間レベルになる。出力電圧Ｖ
ｗｏＶｗｘｋベースに受けるトランジスタＴＷＩ、ＴＷ
２．定電流源ＩＣＯ＋ Ｔｅ１およびビット線Ｂｏ、
Ｂ＋にエミッタが接続されるトランジスタＴＤＯ，ＴＤ
、は書込み指示信号ＷＥおよび書込みデータＤＩＨに応
じてビット線Ｂ。ｖ Ｂ ｌの電位を制御する読出し・
書込み電圧制御回路ＲＷを構成する。
一方、レベルシフト用のダイオードＤ。、Ｄ、、トラン
ジスタＴＷｓ 、 ＴＷＡおよび定電流源■。＋Ｌはデ
ータ書込時、ビット線対Ｂ。＋ＢＩの一方に書込電流を
流すための書込電流制御回路ＷＣを構成する。
ジスタＴＷｓ 、 ＴＷＡおよび定電流源■。＋Ｌはデ
ータ書込時、ビット線対Ｂ。＋ＢＩの一方に書込電流を
流すための書込電流制御回路ＷＣを構成する。
またピント線Ｂ。、Ｂｌにベースが接続された１対のト
ランジスタＴＳＯ，Ｔｓ□およびセンスアンプ５Ａｌｄ
ビツト線Ｂ。＋ＢＩに読出されたデータ全検出増幅して
Ｄｏｕｔよシする読出し回路を構成する。
ランジスタＴＳＯ，Ｔｓ□およびセンスアンプ５Ａｌｄ
ビツト線Ｂ。＋ＢＩに読出されたデータ全検出増幅して
Ｄｏｕｔよシする読出し回路を構成する。
ビット線対Ｂ。ｙＢＩにはそれぞれマルチエミッタトラ
ンジスタＴＢＯ，ＴＢ、が接続され、これらはコラム選
択信号ｖｙをベースに受けと、ト線選択回路を構成する
。トランジスタ’［”Ｂ、、 ＴＢ、の夫々一方のエミ
ッタは図示し々い他のビット線対に設けられたビット線
選択回路のトランジスタのエミッタと共通に書込み用定
電流源Ｉｗｏ、 工Ｗ、に接続され、他方のエミッタは
同様に読出ｌ〜用定電流源ＩＲＱ、 ＩＲＩ に接続さ
れる。コラム選択信号ＶＹをベースに受けるトランジス
タＴ８２はトランジスタＴＳＯＩ ＴＳＩ のエミッ
タを定電流源１．に接続する。
ンジスタＴＢＯ，ＴＢ、が接続され、これらはコラム選
択信号ｖｙをベースに受けと、ト線選択回路を構成する
。トランジスタ’［”Ｂ、、 ＴＢ、の夫々一方のエミ
ッタは図示し々い他のビット線対に設けられたビット線
選択回路のトランジスタのエミッタと共通に書込み用定
電流源Ｉｗｏ、 工Ｗ、に接続され、他方のエミッタは
同様に読出ｌ〜用定電流源ＩＲＱ、 ＩＲＩ に接続さ
れる。コラム選択信号ＶＹをベースに受けるトランジス
タＴ８２はトランジスタＴＳＯＩ ＴＳＩ のエミッ
タを定電流源１．に接続する。
次にこの回路の動作を説明する。
読出し動作
書込み指示信号ＷＥがハイレベルの時、ライトアンプＷ
Ａの出力ＶｗＯとｖｗｌは等しく、かつその値はダイオ
ードＤｏ、Ｄ＋の順方向電圧降下全■Ｆとした場合に、
Ｖｗｏ （＝Ｖｗｔ ） −ＶＦ ＞ Ｖｙ ｋ満たす
ように設定されている。
Ａの出力ＶｗＯとｖｗｌは等しく、かつその値はダイオ
ードＤｏ、Ｄ＋の順方向電圧降下全■Ｆとした場合に、
Ｖｗｏ （＝Ｖｗｔ ） −ＶＦ ＞ Ｖｙ ｋ満たす
ように設定されている。
従って、トランジスタＴＷ３とＴＢＩ、およびＴＷＡ（
！：ＴＢＯの各カレントスイッチにおいてトランジスタ
’ｒｗｓ 、 ＴＷＡがオンとなるので電流源ＩＷＯ，
ＩＷＩに３− 引込まれる電流ｉＷｏ、 ｊＷｌは、トランジスタＴ
Ｗ３ 。
！：ＴＢＯの各カレントスイッチにおいてトランジスタ
’ｒｗｓ 、 ＴＷＡがオンとなるので電流源ＩＷＯ，
ＩＷＩに３− 引込まれる電流ｉＷｏ、 ｊＷｌは、トランジスタＴ
Ｗ３ 。
ＴＷＡを流れ、トランジスタＴＢＯ，ＴＢＩ は流れな
い。
い。
また出力Ｖｗｏ （−Ｖｗｌ）の電位からトランジスタ
Ｔｗｚ ） ＴＷ２のベース・エミッタ間電圧ＶｎＥ’
を引いた電位は、セル内のフリップ７０ツブ全構成する
トランジスタＴＣＩ Ｔｅ３のベース電位とコレクタ
電位のほぼ中点にも設定されてお９、セル内のトランジ
スタＴＣ１，ＴＣ２とトランジスタＴＤ ｏ ｒ Ｔ旧
とはカレントスイッチを構成する。
Ｔｗｚ ） ＴＷ２のベース・エミッタ間電圧ＶｎＥ’
を引いた電位は、セル内のフリップ７０ツブ全構成する
トランジスタＴＣＩ Ｔｅ３のベース電位とコレクタ
電位のほぼ中点にも設定されてお９、セル内のトランジ
スタＴＣ１，ＴＣ２とトランジスタＴＤ ｏ ｒ Ｔ旧
とはカレントスイッチを構成する。
従ってセル内の左側のトランジスタＴＣＩがオンである
と、ビット線Ｂｏの電位はセル内から決せシ、ビット線
Ｂ１の電位は出力ＶＷＩから決まって、ビット線Ｂｏ、
Ｂ１間に電位差を生じる。
と、ビット線Ｂｏの電位はセル内から決せシ、ビット線
Ｂ１の電位は出力ＶＷＩから決まって、ビット線Ｂｏ、
Ｂ１間に電位差を生じる。
この電位差は、トランジスタＴｏｏ、 ＴＳＩ 、 Ｔ
ａ２ ＊電流源Ｉｓから成る差動スイッチで検出され、
センスアンプＳＡよりデータＤｏｕｔ が出力される。
ａ２ ＊電流源Ｉｓから成る差動スイッチで検出され、
センスアンプＳＡよりデータＤｏｕｔ が出力される。
この時メモリセルからビット線Ｂｏ ｋ流れる電流は電
流源ＩＨｏによシ引込まれる電流ｉ１’ＬＯであり、Ｊ
Ｒｏ、 ｉＲｘ（１ｗｏ、 ｉｗｌと設定されているの
で、読出し時、セル内金流れる電流を小さくすることが
４− できる。
流源ＩＨｏによシ引込まれる電流ｉ１’ＬＯであり、Ｊ
Ｒｏ、 ｉＲｘ（１ｗｏ、 ｉｗｌと設定されているの
で、読出し時、セル内金流れる電流を小さくすることが
４− できる。
従ってメモリセル内のＰＮＰ ）ランジスタの電荷蓄積
効果を小さくすることができ、書込み全高速に行うこと
ができる。
効果を小さくすることができ、書込み全高速に行うこと
ができる。
書込み動作
メモリセルの右側のトランジスタＴＣ２全オンにする場
合を説明する。
合を説明する。
書込み指示信号ＷＥがＬレベル、入力データＤｒＮがＬ
レベルとするとＶＷＩ −ＶＦ ＜ ＶＹ ＜ Ｖｗａ
−ＶＦを満足する電位Ｖｗｏ 、 Ｖｗｌが出力され
る。
レベルとするとＶＷＩ −ＶＦ ＜ ＶＹ ＜ Ｖｗａ
−ＶＦを満足する電位Ｖｗｏ 、 Ｖｗｌが出力され
る。
これにより電流源ＩＷＩに引込まれる電流はビット線Ｂ
ｌ全トランジスタＴＢＩを介して流れ、しかモ、ヒラ）
ｉＢｘの電位はトランジスタＴ旧のＶＷＩ ＶＥＥで
決まるベース電位によシ決定されるので、充分低いレベ
ルとなり大きな書込み電流がセルの右側のトランジスタ
ＴＣ２を流れるので、高速に書込みが行なわれる。
ｌ全トランジスタＴＢＩを介して流れ、しかモ、ヒラ）
ｉＢｘの電位はトランジスタＴ旧のＶＷＩ ＶＥＥで
決まるベース電位によシ決定されるので、充分低いレベ
ルとなり大きな書込み電流がセルの右側のトランジスタ
ＴＣ２を流れるので、高速に書込みが行なわれる。
一方、ビット線ＢＯについては、電流ｉＷｏがトランジ
スタＴＷ４をバイパスして流れるので電流ｉＲＯのみ≠
（、乙のン１．に頑ち跡砧’ＺＪＦ 古１−〜ｌ上Ｖ
ｗｏによりオンしているトランジスタＴＤＯから流れて
いるのであって、セルからは流れない。
スタＴＷ４をバイパスして流れるので電流ｉＲＯのみ≠
（、乙のン１．に頑ち跡砧’ＺＪＦ 古１−〜ｌ上Ｖ
ｗｏによりオンしているトランジスタＴＤＯから流れて
いるのであって、セルからは流れない。
このように、読出し時には小電流全セル内のオン側トラ
ンジスタから流すようにして電荷蓄積効果を小さくシ、
一方、書込み時にはメモリセル内のオンさせようとする
トランジスタ側のビット線が低レベルにクランプされる
ので、これら２つの効果が合いまって書込動作の高速化
が図られる。
ンジスタから流すようにして電荷蓄積効果を小さくシ、
一方、書込み時にはメモリセル内のオンさせようとする
トランジスタ側のビット線が低レベルにクランプされる
ので、これら２つの効果が合いまって書込動作の高速化
が図られる。
尚、以上の説明中のライトアンプは具体的には第２図に
示され、トランジスタＴ６１ ＋ Ｔ１１２ ＋ ’
Ｉ’ａｓ １Ｔ６４とダイオードＤ２． Ｄ、、電流源
■２を有し、基準電圧Ｖａｌ、 ＶＨ２が印加される構
成となっている。
示され、トランジスタＴ６１ ＋ Ｔ１１２ ＋ ’
Ｉ’ａｓ １Ｔ６４とダイオードＤ２． Ｄ、、電流源
■２を有し、基準電圧Ｖａｌ、 ＶＨ２が印加される構
成となっている。
このライトアンプＷＡは、既に特願昭５（）−８４８１
９号にて提案されているものであるので、その詳細な動
作は省略する。
９号にて提案されているものであるので、その詳細な動
作は省略する。
このような従来のバイポーラＲＡＭにおいては、ＩＣＯ
？ Ｉｃｔ、Ｉｏ ν １１ ツ ＩＷＯ＋ Ｉｗ
１ ＋ ＩＲＯν ＩＲＩ、Ｉ Ｓなどの多数の定
電流源を必要とするので、特にメモリの大容せ化、多ビ
ツト構成化に伴なってメモリの消費電力の低下が要望さ
れる中で、消費電力を減少しにくい構成であった。
？ Ｉｃｔ、Ｉｏ ν １１ ツ ＩＷＯ＋ Ｉｗ
１ ＋ ＩＲＯν ＩＲＩ、Ｉ Ｓなどの多数の定
電流源を必要とするので、特にメモリの大容せ化、多ビ
ツト構成化に伴なってメモリの消費電力の低下が要望さ
れる中で、消費電力を減少しにくい構成であった。
（ｅ） 発明の目的
本発明は、従来のこのような欠点を解消し、バイポーラ
ＲＡＭの消費電力の低減を図ることを目的とする。
ＲＡＭの消費電力の低減を図ることを目的とする。
（ｄ） 発明の構成
上記目的を達成するための本発明は、複数のワード線対
と、複数のビット線対と、各ワード線および各ビット線
対に接続されたメモリセルと、該ビット線対のそれぞれ
に接続された定電流源対と、該ビット線対にそれぞれエ
ミッタが接続さノ１．た第１のトランジスタ対を有し、
該第１のトランジスタ対を介して該メモリセルのデータ
の読出し・書込み時に該ビット線対の電位全制御する読
出し・書込み電圧制御回路と、該ビット線対にそれぞれ
エミッタが接続された第２のトランジスタ対を有し、該
第２のトランジスタ対により、該メモリセルの書込時に
該ビット線に流れる電流を制御する書込電流制御回路を
有し、該第１のトランジスタ対ノヘースｔｉの一部は該
第２のトランジスタ対７− を介して該定電流源対に流れるようにしたことを特徴と
する。
と、複数のビット線対と、各ワード線および各ビット線
対に接続されたメモリセルと、該ビット線対のそれぞれ
に接続された定電流源対と、該ビット線対にそれぞれエ
ミッタが接続さノ１．た第１のトランジスタ対を有し、
該第１のトランジスタ対を介して該メモリセルのデータ
の読出し・書込み時に該ビット線対の電位全制御する読
出し・書込み電圧制御回路と、該ビット線対にそれぞれ
エミッタが接続された第２のトランジスタ対を有し、該
第２のトランジスタ対により、該メモリセルの書込時に
該ビット線に流れる電流を制御する書込電流制御回路を
有し、該第１のトランジスタ対ノヘースｔｉの一部は該
第２のトランジスタ対７− を介して該定電流源対に流れるようにしたことを特徴と
する。
（ｅ） 発明の実施例
以■、本発明の一実施例を図面を用いて説明するＯ
苗、第１図の回路と同じ部分は同じ符号を付しである。
本実施例が第１図に示す従来回路と異なる点は、読出し
・書込み電圧制御回路のトランジスタＴ’ｗｔ 。
・書込み電圧制御回路のトランジスタＴ’ｗｔ 。
ＴＷ２のエミッタと、書込み電流制御回路ＷＣのトラン
ジスタ’Ｉ”ｗａ ｌ ＴＷ４のコレクタを接続したこ
とにある。
ジスタ’Ｉ”ｗａ ｌ ＴＷ４のコレクタを接続したこ
とにある。
これにより、第１図の従来回路において定電流源ＩＣＯ
，ＩＣＩにより引かれていたトランジスタＴＤＯ，Ｔ旧
のベース電流の一部が本実施例では書込み電流制御回路
ＷＣのトランジスタＴＷ！ｌ、ＴＷＪを介して省、込み
用定電流源ＩＷＯＩ ＩＷＩによって引かれる。
，ＩＣＩにより引かれていたトランジスタＴＤＯ，Ｔ旧
のベース電流の一部が本実施例では書込み電流制御回路
ＷＣのトランジスタＴＷ！ｌ、ＴＷＪを介して省、込み
用定電流源ＩＷＯＩ ＩＷＩによって引かれる。
このような構成とすることによシ、従来、読出し中書込
み電圧制御回路ＷＲにあった定電流源゛−８− ＩＣＯ，ＩＣＩ を々くすことができる。
み電圧制御回路ＷＲにあった定電流源゛−８− ＩＣＯ，ＩＣＩ を々くすことができる。
尚、読出し・書込み動作については第１図の回路と全く
同じである。
同じである。
（ｆ） 発明の詳細
な説明したように、本発明によれば、定電流源の数を減
らすことができるので、バイポーラ型ＲＡＭにおける消
費電力を減少させることができる。
らすことができるので、バイポーラ型ＲＡＭにおける消
費電力を減少させることができる。
第１図は、従来のバイポーラ型ＲＡＭを説明するための
図、第２図は、第１図におけるライトアンプの詳細を示
す図、第３図は、本発明の一実施例を示す図である。 図において、Ｗ、Ｗ−はワード線対、Ｂｏ、Ｂ。 はビット線対、ＣＥＬはメモリセル、ｒｗｏ、 Ｉｗ□
は定電流源対、ＲＷは読出し・書込み電圧制御回路、Ｒ
Ｃは書込み電流制御回路を示す。 第 ３ 図 手続補正書珀発） ２″と明０名称主等＃処乙５１虹、釆１３゜補正をする
者 事件との関係 Ｔ７ｉ；ｇ、！、：出咄人住所
神奈川県用崎市中片区１−小田中１０１５番地（５２
２）名称富士通株式会社 ４ 代 理 人 住所 神全用県用崎市中
原区上小１（１中１０１５番地富士通株式会社内 （６４３３）氏名力゛理士松岡宏四部 電話川崎（０４４） ７７７−１１１１． （内線２６
３０）８補正の内容別紙の通り （１）本願明細書特許請求の範囲を次のとおり補正する
０ ［極数のワード線対と、 複数のビット線対と、 各ワード線および各ビット線対に法統されたメモリセル
と、 該ビット線対のそれぞれに接＝ａれるよう設けられた定
電流源対と、 と亥ビット線対にそれぞれエミッタが接続されデータの
読出し・害込み時に核ビット線対の電位を制御する胱出
し・書込み′電圧制御回路と、該メモリセルの）グ込時
に該ビット線に流れる電流を制御する書込み電流制御回
路を有し、絖するようにしたことを特徴とする半導体記
憶装置。」 （２）本願明細書第８頁ｖＪＩ行〜第９頁第２行を次の
とおり補正する。 装置は、 複数のワード線対と、複数のビット線対と、各ワード線
および各ピッ！・線対に接続されたメモリセルと、該ビ
ット線対のそれぞれに接続されるよう設けられた定電流
源対と、該ビット線対にそれそ゛れエミッタが接続式れ
データの読出し・書込み時に該ビット線対の＠ｆ位を制
値する読出し・書込み電圧制御回路と、該メモリセルの
書込時に督ビット線に流れる電ｆ爪を・ル；制御する書
込み′酊流制両回路を有し、 該書込み電流制哨１回路該メモリセルの書込時にぽ亥定
電流源を該読出し・書込み電圧制御回路に接続するにし
たことを特徴とする特許
図、第２図は、第１図におけるライトアンプの詳細を示
す図、第３図は、本発明の一実施例を示す図である。 図において、Ｗ、Ｗ−はワード線対、Ｂｏ、Ｂ。 はビット線対、ＣＥＬはメモリセル、ｒｗｏ、 Ｉｗ□
は定電流源対、ＲＷは読出し・書込み電圧制御回路、Ｒ
Ｃは書込み電流制御回路を示す。 第 ３ 図 手続補正書珀発） ２″と明０名称主等＃処乙５１虹、釆１３゜補正をする
者 事件との関係 Ｔ７ｉ；ｇ、！、：出咄人住所
神奈川県用崎市中片区１−小田中１０１５番地（５２
２）名称富士通株式会社 ４ 代 理 人 住所 神全用県用崎市中
原区上小１（１中１０１５番地富士通株式会社内 （６４３３）氏名力゛理士松岡宏四部 電話川崎（０４４） ７７７−１１１１． （内線２６
３０）８補正の内容別紙の通り （１）本願明細書特許請求の範囲を次のとおり補正する
０ ［極数のワード線対と、 複数のビット線対と、 各ワード線および各ビット線対に法統されたメモリセル
と、 該ビット線対のそれぞれに接＝ａれるよう設けられた定
電流源対と、 と亥ビット線対にそれぞれエミッタが接続されデータの
読出し・害込み時に核ビット線対の電位を制御する胱出
し・書込み′電圧制御回路と、該メモリセルの）グ込時
に該ビット線に流れる電流を制御する書込み電流制御回
路を有し、絖するようにしたことを特徴とする半導体記
憶装置。」 （２）本願明細書第８頁ｖＪＩ行〜第９頁第２行を次の
とおり補正する。 装置は、 複数のワード線対と、複数のビット線対と、各ワード線
および各ピッ！・線対に接続されたメモリセルと、該ビ
ット線対のそれぞれに接続されるよう設けられた定電流
源対と、該ビット線対にそれそ゛れエミッタが接続式れ
データの読出し・書込み時に該ビット線対の＠ｆ位を制
値する読出し・書込み電圧制御回路と、該メモリセルの
書込時に督ビット線に流れる電ｆ爪を・ル；制御する書
込み′酊流制両回路を有し、 該書込み電流制哨１回路該メモリセルの書込時にぽ亥定
電流源を該読出し・書込み電圧制御回路に接続するにし
たことを特徴とする特許
Claims (1)
- 【特許請求の範囲】 複数のワード線対と、 複数のビット線対と、 各ワード線および各ビット線対に接続されたメモリセル
と、 該ビット線対のそれぞれに接続された定電流源対と、 該ビット線対にそれぞれエミッタが接続された第１のト
ランジスタ対全有し、該第１のトランジスタ対を介して
該メモリセルのデータの読出し昏１、込み時に該ビット
線対の電位を制御する読出し・曹込み電圧制御回路と、 該ビット線対にそれぞれエミッタが接続式れた第２のト
ランジスタ対を有し、該第２のトランジスタ対により、
該メモリセルの書込時に該ピット祿に流れる′電流全制
御する書込み電流制御回路を南し 該第１のトランジスタ対のベース電流の一部り該第２の
トランジスタ対を介して該定電流源対に流れるようにし
たことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014057A JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
| US06/573,610 US4625299A (en) | 1983-01-31 | 1984-01-25 | Bipolar random access memory |
| DE8484300557T DE3463870D1 (en) | 1983-01-31 | 1984-01-30 | Semiconductor memory device with reading-writing control circuitry |
| EP84300557A EP0117646B1 (en) | 1983-01-31 | 1984-01-30 | Semiconductor memory device with reading-writing control circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014057A JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151386A true JPS59151386A (ja) | 1984-08-29 |
| JPH0252360B2 JPH0252360B2 (ja) | 1990-11-13 |
Family
ID=11850455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014057A Granted JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4625299A (ja) |
| EP (1) | EP0117646B1 (ja) |
| JP (1) | JPS59151386A (ja) |
| DE (1) | DE3463870D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703458A (en) * | 1985-12-16 | 1987-10-27 | Motorola, Inc. | Circuit for writing bipolar memory cells |
| US4769785A (en) * | 1986-06-02 | 1988-09-06 | Advanced Micro Devices, Inc. | Writing speed of SCR-based memory cells |
| EP0523756A3 (en) * | 1986-08-15 | 1993-06-09 | Nec Corporation | Static random access memory having bi-cmos construction |
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