JPS61294686A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、一般的にはバイポーラランダムアクセスメモ
リ（ＲＡＭ）回路に関し、特に、そのＲＡＭの個々のセ
ルに書込みを行なう選択可能な電流源に関する。

（背景技術） メモリセルは情報を低電流待機モード（スタンバイモー
ド）で記憶可能で、かつ高電流モードで書込み、読出し
可能な回路である。所定の数のセルが複数の上、下ワー
ド線の各線の間に行（ｒｏｗ）で配置され、別の所定数
のセルが複数のビット線の間に列（ｃｏｌｕｍｎ）で配
置される。すなわち、各セルは個別に、−組のワード線
およびビット線の間に結合される。

公知の多数の型式のメモリセルがある。通常、２つのマ
ルチエミッタＮＰＮトランジスタはそのベースが他のト
ランジスタのコレクタに結合されている。各トランジス
タの１つのエミッタは下部ワード線に結合され、各トラ
ンジスタの第２のエミッタは、第１、第２のビット線に
それぞれ結合されている。ピッ１−線は列選択線とも称
することができる。２つのＰＮＰロードトランジスタは
そのエミッタが上部ワード線に接続されている。各ＰＮ
Ｐトランジスタのベースおよびコレクタは各ＮＰＮトラ
ンジスタのコレクタおよびベースにそれぞれ接続されて
いる。

１行のセルは増大された電圧が上部ワード線に供給され
るときに選択される。その行の特定のセルはビット線に
結合されたセンスアンプによって読出される。１つのビ
ット線を流れる第１の読出し電流は直接、センスアンプ
に流れる。他のビット線を流れる第２の読出し電流はメ
モリセルの一方の側を通って上部ワード線に流れる。セ
ルの書込みがなされると、第１の読出し電流はセルを通
して向けられ、第２の読出し電流はセンスアンプに向け
られる。

しかし、各メモリセルのＰＮＰトランジスタは第１の読
出し電流によって充電されなければならない比較的大き
な拡散容量を有する。これによって、前もってオンとさ
れたＰＮＰトランジスタの拡散容量を放電する横型ＰＮ
Ｐトランジスタのコレクタ電流がターンオンされる。こ
の電荷蓄積を最小にするために、ビット線電流が減少で
きるが、これによって読出しアクセス時間が遅くなる。

読出し電流は高速のアクセス時間を与えるために約０．
５μ八へ度でなければならない。それゆえ、この電荷蓄
積を充電、放電し、セル書込みを高速化するために、従
来の回路では書込みモードの間だけ書込み電流を加える
ことによって電流を増大させる。この書込み電流は書込
みモードの間（持続時間が約１０〜２５ナノ秒）のみビ
ット線に流れる。公知の回路は、付加的な書込み電流を
ビット線の１つまたは両方に供給する第１および第２の
電流源を含む。この第１および第２の電流源は連続的に
゛′オン″で、負荷からの書込み電流を適当なビット線
に与えるにすぎない。この第１および第２の書込み電流
は列デコード回路によって与えられる。この列デコード
回路は、メモリセルおよびセンスアンプに連なるビット
線に結合されたコレクタ、および第１または第２の電流
源に結合されたエミッタを有するトランジスタを含む。

これらの各トランジスタのベース・エミッタ容量は書込
み電流が流れる前に放電されなければならない。この容
量は各ビット線の各トランジスタのベース・エミッタ容
量の合計に等しい。この容量の値はアレイのサイズが増
大するにつれて増大する。

それゆえ、メモリセルアレイは、読出し電流より振幅が
かなり大きく、書込みモードの間だけ流れる選択可能な
書込み電流を与える回路が必要である。

（発明の概要） したがって、本発明の１つの目的は改良されたメモリ回
路を提供することである。

本発明の他の目的は、選択可能な書込み電流源を持つ改
良されたメモリ回路を提供することである。

本発明の更に他の目的は、書込みモードで実質的に電流
が少なくて済む改良されたメモリ回路を提供することで
ある。

本発明の更に他の目的は、選択されたメモリセルに書込
む時間をより短かくできる改良されたメモリ回路を提供
することである。

本発明の上記および他の目的をある１つの形式で実施す
る際には、各セルが１対のワード線と１対のビット線に
個別に結合される様に複数のワード線と複数のビット線
の間に結合された複数のメモリセルをもつ改良されたメ
モリ回路が提供される。センス（検知）回路が選択され
たセルの状態を決定するために多対のビット線に結合さ
れる。

列デコード回路が所望の対のビット線を選択するために
多対のビット線に結合される。電流源が、ビット線の電
流レベルを設定するためにビット線と電圧源の間に結合
される。選択されたメモリセル内の拡散容量を充電およ
び放電するためにメモリセルに書込みを行うとき、付加
的な電流を吸込むために、論理選択可能な書込み電流源
がビット線と電圧源の間に結合される。

本発明の上記および他の目的、特徴および利点は、添付
図面を参照した次の詳細な説明からより明瞭に理解でき
るであろう。

（実施例の説明） 単一の図面を参照すると、複数のメモリセル１０は行お
よび列で表わされたマトリックス状に配列されている。

各セルはマルチエミッタトランジスタ１１および１２を
含み、各トランジスタは、それぞれビット線１３および
１４に接続された第１エミツタおよび下部のワード線１
５に接続された第２エミツタを有する。下部ワード線１
５は電流シンク（吸込み）回路１７によって電圧端子１
６に結合される。トランジスタ１１のベースはトランジ
スタ１２のコレクタ、ＰＮＰトランジスタ１８のコレク
タおよびＰＮＰトランスシタ１９のベースに接続されて
いる。トランジスタ１２のベースはトランジスタ１１の
コレクタ、ＰＮＰトランジスタ１９のコレクタおよびＰ
ＮＰトランジスタ１８のベースに接続されている。トラ
ンジスタ１８および１９のエミッタは上部ワード線２１
に接続されている。上部ワード線２１は行ドライバ回路
２３によって電圧端子２２に結合されている。メモリセ
ル１０について詳細に説明されるけれども、どの型式の
メモリセルでもこれに代りうるちのである。メモリセル
１０、行ドライバ回路２３６よび電流シンク回路１７の
動作は当業者には公知のものである。一般に、ある行の
セルは、増大した電圧が行ドライバ回路２３により上部
ワード線２１に供給されるときに選択される。その行の
特定のセルはビット線１３および１４に結合されたセン
スアンプ２０によって続出される。ビット線１３または
１４を流れる第１の読出し電流はセンスアンプ２０に直
接流れる。他のビット線１３または１４を流れる第２の
読出し電流はメモリセルの一方側を通って上部ワード線
２１に流れる。セル１０が書込まれると、第１の読出し
電流はセル１０を通って、第２の読出し電流は直接にセ
ンスアンプ２０に向けられる。

ＮＰＮトランジスタ２４および２５はベースが列デコー
ド回路２６に接続され、コレクタがそれぞれ、ビット線
１３および１４に接続されている。

トランジスタ２４および２５のエミッタは電流源トラン
ジスタ２７および２８のコレクタにそれぞれ接続されて
いる。トランジスタ２７および２８のベースは電圧端子
２９に接続され、エミッタはそれぞれ抵抗３１および３
２によって電圧端子１６に結合されている。トランジス
タ２７および２８からの電流は適当な対のトランジスタ
２４および２５を介して列デコード回路２６によって選
択された列に向けられる。

論理回路３３はそれぞれ、トランジスタ３６および３７
のベースに結合された出力３４および３５を有し、交互
にトランジスタ３６．３７のいずれかをバイアスする相
補的な論理信号を与える。

トランジスタ３６および３７のコレクタは電圧端子２２
に接続される。トランジスタ３６のエミッタは抵抗３９
によってノード３８に結合され、トランジスタ３７のエ
ミッタは抵抗４２によってノード４１に結合される。電
圧依存電流源トランジスタ４３および４４は、そのコレ
クタがノード３８および４１にそれぞれ接続され、その
エミッタがそれぞれ抵抗４５および、４６によって電圧
端子１６に結合されている。

トランジスタ４７はそのベースおよびコレクタが電圧端
子２２に接続されている。トランジスタ４８はそのベー
スおよびコレクタがトランジスタ４７のエミッタに結合
されている。トランジスタ４９はそのベースおよびコレ
クタがトランジスタ４８のエミッタに接続されている。

トランジスタ５１は、そのコレクタがトランジスタ４９
のエミッタに接続され、そのベースが抵抗５２によって
トランジシスタ４９のエミッタに、抵抗５４によってノ
ード５３に接続されている。トランジスタ４７．４８．
４９はダイオードとして働き、トランジスタ５１および
抵抗５２，５４はノード５３で電圧レベルを設定するた
めのｎｖｂｏ発生器として働く。トランジスタ５５は、
そのコレクタがノード５３に、そのベースが電圧端子５
６に接続され、そのエミッタが抵抗５７によって電圧端
子１６に結合されている。ノード５３はトランジスタ４
３および４４のベースに接続されかつこれらをバイアス
する。

トランジスタ５８は、そのコレクタが電圧端子２２に接
続され、そのベースがノード３８に接続されている。ト
ランジスタ５９はそのベースおよびコレクタがトランジ
スタ５８のエミッタに接続されている。トランジスタ６
１はそのベースおよびコレクタがトランジスタ５９のエ
ミッタに接続され、そのエミッタが抵抗６２によって電
圧端子１６に結合されている。トランジスタ６３はその
コレクタが電圧端子２２に、そのベースがノード４１に
接続されている。トランジスタ６４はそのベースおよび
コレクタがトランジスタ６３のエミッタに接続されてい
る。トランジスタ６５は、そのベースおよびコレクタが
トランジスタ６４のエミッタに接続され、そのエミッタ
が抵抗６６によって電圧端子１６に結合されている。ト
ランジスタ６７は、そのコレクタがトンジスタ２５のエ
ミッタに接続され、そのベースがトランジスタ６１のエ
ミッタに接続され、そのエミッタは抵抗６８によって電
圧端子１６に結合されている。トランジスタ６９は、そ
のコレクタがトランジスタ２４のエミッタに接続され、
そのベースがトランジスタ６５のエミッタに接続され、
そのエミッタが抵抗７１によって電圧端子１６に結合さ
れている。

ノード５３の電圧レベルはトランジスタ４７゜４８．４
９．５１および抵抗５２および５４の両端の降下により
−４，５■ｂ８（端子２２の電圧ＶＣＣより４．５Ｖｂ
、低い）。それゆえ、（抵抗５４の抵抗値は抵抗５２の
抵抗値の２倍であるから）、 ｖＲ４６＝−ｖＥＥ−５・５■ｂｅ ここで、Ｖ　Ｒ４６は抵抗４６両端の電圧であり、かつ
ＶＥＥは端子１６の電圧である。

抵抗４２および４６の抵抗値は等しく、また両方の抵抗
を通る電流も等しいから、各抵抗両端の電圧降下は等し
くなる。

たとえば、出力３４および３５の電圧レベルは、それぞ
れ、負のベース・エミッタ電圧（−Ｖｂｏ＞およびゼロ
ボルトであるか、またはゼロボルトおよび負のベース・
エミッタ電圧（−■ｂｅ）である。

出力３５がゼロボルトである場合に対して、■８３７＝
−■ｂｅ ここで■。３７はトランジスタ３７のエミッタ電圧であ
り ■４１＝Ｖｅ３７−ｖＲ４２ ここでＶ４１はノード４１の電圧であり、かつＶＲ４□
は抵抗４２両端の電圧でおる。

それゆえ、”Ｒ４２＝ＶＲ４Ｂ　テあルカラ）Ｖ４１＝
−Ｖ　　　（−ＶＥＥ−５，、５Ｖｂｏ＞　、かつｂｅ
− Ｖ　４１　＝　Ｖ　ＥＥ＋　４　、５　Ｖ　ｂｅそれゆ
え、トランジスタ６つのベースの電圧はＶ　ＥＥ＋１　
、　５　Ｖ　ｂｅとなる。

出力３５が一■ｂ。ボルトの場合は ■ｅ３γ　＝−２ｖｂｅ、　カつ Ｖ’＝Ｖ　　＋３，５Ｖｂ。

４１　　　　ＥＥ それゆえ、トランジスタ６９のベースの電圧はＶＥＥ＋
０．５ｖｂ、となる。

同様にして、トランジスタ６７のベース電圧は、出力３
４がゼロポルトノ場合Ｇ；ｔ　Ｖ　ＥＥ＋　１　、５　
Ｖ　ｂｅ、出力３４が−ｖｂｏの場合はＶＥＥ＋０．５
Ｖｂｅで必る。

こうして、出力３４および３５の相補的信号によって、
トランジスタ６７および６９のベースの電圧レベルが決
定される。これらの電圧は電圧ＶＥＥに関して一定のオ
フセットを有する。トランジスタ６７が導通したとき、
電流はビット線１４から吸込まれ、トランジスタ６９が
導通したとき、電流はビット線１３から吸込まれる。

要するに、トランジスタ６７および６９を流れる書込み
電流は論理回路３３への論理入力によって制御される。

トランジスタ６７および６９のコレクタは、はぼ、（Ｋ
Ｔ／ｑ）Ｉ　ｎ　　ｘの論理撮幅をもつ。ここで、Ｘは
書込み電流に読出し電流を加えたものを読出し電流で割
ったもの、Ｔは絶対温度、Ｋは定数、ｑは電荷の定数で
ある。トランジスタ６７および６９を流れる書込み電流
はほとんどＶＥＥに対して独立でおる。

上述の記載によって、書込み電流が書込みモードにおい
てのみ流れる、選択可能書込み電流源を有する改良され
たメモリ回路が提供されることがわかるであろう。電圧
調整器は書込み電流を与えるために論理信号に対する高
速応答を与える。

【図面の簡単な説明】

添付の図面は、本発明の好ましい実施例の概略図である
。 １０・・・メモリセル、 １１．１２・・・マルチエミッタトランジスタ、１３．
１４・・・ビット線、１５．２１・・・ワード線、１６
．２２・・・電圧端子、１７・・・電流シンク回路、１
８．１９・・・ＰＮＰトランジスタ、２０・・・センス
アンプ、２３・・・行ドライバ回路、２４．２５・・・
ＮＰＮトランジスタ、２６・・・列デコード回路、３３
・・・論理回路、２７．２８，３６，３７，４３，４４
．４７゜４８．４９，５１，５５，５８，５９，６１゜
６３．６４，６５，６７．６９・・・トランジスタ、３
１．３２，３９，４２，４５，４６，５２゜５４．５７
．６２，６６．６８．７１・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 １、読出しモードおよび書込みモードを有するメモリ回
   路であつて、第１電圧端子および第２電圧端子を有し、 第１のワード線、 第２のワード線、 第１のビット線、 第２のビット線、 前記第１と第２のワード線間、および前記第１と第２の
   ビット線間に結合されたメモリセル、前記第１のワード
   線に電圧を選択的に印加するための前記第１の電圧端子
   と前記第１のワード線間に結合された第１の装置、 前記第２のワード線から電流を吸込むための前記第２の
   ワード線と前記第２の電圧端子間に結合された第２の装
   置、 前記第１と第２のビット線の電流を感知するための前記
   第１と第２のビット線間に結合された第３の装置、 前記第１および第２のビット線を流れる電流を使用可能
   にする前記第１と第２のビット線に結合された第４の装
   置、 前記第１と第２のビット線を流れる読出し電流を吸込む
   ための前記第２の電圧端子と第１および第２の両ビット
   線の間に結合された第５の装置、および 前記第１および第２のビット線の１つからの書込み電流
   を選択的に吸込むための前記第１および第２のビット線
   に結合された第６の装置であつて、前記書込み電流は前
   記書込みモードの間だけ該第６の装置を流れるもの、 を備えてなることを特徴とする前記メモリ回路。 ２、前記第６の装置は、 前記書込み電流を吸込むための前記ビット線および前記
   第２の電圧端子間に結合された第７の装置、 論理入力を受けるための第８の装置、および出力を前記
   第７の装置に与えるための前記第１の電圧端子と前記第
   ２の電圧端子間および前記第８の装置と前記第７の装置
   間に結合された第９の装置であつて、該出力は前記第１
   の電圧端子または前記第２の電圧端子のいずれか１つに
   おける電圧の変化の影響を受けないもの、 を備えた特許請求の範囲第１項に記載のメモリ回路。 ３、前記第９の装置は、 前記第１の電源電圧端子の電圧を前記第２の電源電圧端
   子の電圧に基準化するための前記第１の電源電圧端子と
   前記第２の電源電圧端子間および前記第８の装置に結合
   された第１０の装置、前記第１０の装置内に電圧を設定
   する、前記第１の電源電圧端子と前記第２の電源電圧端
   子間および前記第１０の装置に結合された第１１の装置
   、および、 出力電圧を前記第７の装置に供給するための前記第１の
   電源電圧端子と前記第２の電源電圧端子間および前記第
   １１の装置に結合された第１２の装置であって、該出力
   電圧は前記第２の電圧端子の電圧に基準化され、かつ前
   記第１と第２の電源電圧端子の電圧の変化に依存しない
   もの、 を備えた特許請求の範囲第２項に記載のメモリ回路。