JPS595992B2 - 記億装置 - Google Patents
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- JPS595992B2 JPS595992B2 JP57142089A JP14208982A JPS595992B2 JP S595992 B2 JPS595992 B2 JP S595992B2 JP 57142089 A JP57142089 A JP 57142089A JP 14208982 A JP14208982 A JP 14208982A JP S595992 B2 JPS595992 B2 JP S595992B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Chemical Or Physical Treatment Of Fibers (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ形高速半導体記憶回路に好適な記憶
装置に関する。
装置に関する。
複数個のエミツタを有するトランジスタすなわちマルチ
エミツタトランジスタを２個組合せたメモリセルは集積
回路化した場合に占有面積が小さいことから大容量の半
導体記憶装置のメモリセルとして好適なものであつて、
これを使用したメモリセルの一例を第１図に示す。
エミツタトランジスタを２個組合せたメモリセルは集積
回路化した場合に占有面積が小さいことから大容量の半
導体記憶装置のメモリセルとして好適なものであつて、
これを使用したメモリセルの一例を第１図に示す。
同図において、メモリセルＭは２個のエミツタを有する
マルチエミツタトランジスタＱｌ，Ｑ２を備え、各トラ
ンジスタＱｌ，Ｑ２のコレクタはそれぞれ負荷抵抗Ｒｌ
，Ｒ２を通り、共通に接続されて抵抗Ｒ３を通じて電源
端子Ｃ１に接続される。
マルチエミツタトランジスタＱｌ，Ｑ２を備え、各トラ
ンジスタＱｌ，Ｑ２のコレクタはそれぞれ負荷抵抗Ｒｌ
，Ｒ２を通り、共通に接続されて抵抗Ｒ３を通じて電源
端子Ｃ１に接続される。
またトランジスタＱｌ，Ｑ２の各コレクタはそれぞれ互
に相手方のベースに交差接続され、かつ各第１エミツタ
は互いに共通にしてメモリセル選択用のエミツタ駆動端
子Ｅ１に接続され、かつ各第２エミツタは後述する書込
み、読出し用の増幅器Ｓｌ，Ｓ２に接続される。
に相手方のベースに交差接続され、かつ各第１エミツタ
は互いに共通にしてメモリセル選択用のエミツタ駆動端
子Ｅ１に接続され、かつ各第２エミツタは後述する書込
み、読出し用の増幅器Ｓｌ，Ｓ２に接続される。
かくして１個のメモリセルとしてのフリツブフ ニロツ
プ回路が形成される。
プ回路が形成される。
なおトランジスタＱｌ，Ｑ２の各第２エミツタは他の複
数個のメモリセルを構成するトランジスタの第２エミツ
タにそれぞれ共通に接続されるが、上記第１図において
は簡単のため省略する。
こ書込兼読出増幅器Ｓｌ，Ｓ２はそれぞれ差動増幅器
を構成するトランジスタＱ３，Ｑ４およびＱ５，Ｑ６よ
りなり、Ｑ３とＱ４およびＱ５とＱ６の各エミツタは共
通接続してそれぞれ前記のトランジスタＱｌ，Ｑ２の第
２エミツタに接続し、３メモリセルＭの読出し電流ある
いは書込み電流を規定する抵抗Ｒ５，Ｒ７を介して電源
端子Ｅ２，Ｅ３に接続され、またトランジスタＱ３，Ｑ
５のコレクタはそれぞれ出力端子Ｔｌ，Ｔ２に接続され
ると共に抵抗Ｒ４，Ｒ６を介して接地される。 ４また
トランジスタＱ３，Ｑ５のベースには基準電圧Ｖｒｅｆ
が加えられ、トランジスタＱ４，Ｑ６のベースには情報
書込用の入力信号ＶｗＯ，Ｖｗ，が＋？ＲＩヒ 色ユ，
▼次にその動作を説明する。
数個のメモリセルを構成するトランジスタの第２エミツ
タにそれぞれ共通に接続されるが、上記第１図において
は簡単のため省略する。
こ書込兼読出増幅器Ｓｌ，Ｓ２はそれぞれ差動増幅器
を構成するトランジスタＱ３，Ｑ４およびＱ５，Ｑ６よ
りなり、Ｑ３とＱ４およびＱ５とＱ６の各エミツタは共
通接続してそれぞれ前記のトランジスタＱｌ，Ｑ２の第
２エミツタに接続し、３メモリセルＭの読出し電流ある
いは書込み電流を規定する抵抗Ｒ５，Ｒ７を介して電源
端子Ｅ２，Ｅ３に接続され、またトランジスタＱ３，Ｑ
５のコレクタはそれぞれ出力端子Ｔｌ，Ｔ２に接続され
ると共に抵抗Ｒ４，Ｒ６を介して接地される。 ４また
トランジスタＱ３，Ｑ５のベースには基準電圧Ｖｒｅｆ
が加えられ、トランジスタＱ４，Ｑ６のベースには情報
書込用の入力信号ＶｗＯ，Ｖｗ，が＋？ＲＩヒ 色ユ，
▼次にその動作を説明する。
メモリセルＭの選択はコレクタ電源端子Ｃ１の電圧Ｖｘ
Ｏを一定とし、エミツタ駆動端子Ｅ１の電圧ＶＸｌを非
選択時には低レベルにし、選択時には高レベルにするこ
とによつて行なわれる。なおこの場合トランジスタＱ１
は遮断、Ｑ２は導通状態にあるものとし、各コレクタ電
圧をＶＣｌ，Ｃ２とする。メモリセルＭが非選択状態、
すなわち端子Ｅ１に印加されるエミツタ駆動電圧Ｖｘ，
が低レベルのとき、トランジスタＱ２の第１エミツタに
は常時電流１ＳＴが流杵ているが、第２エミツタには電
流は流れない。
Ｏを一定とし、エミツタ駆動端子Ｅ１の電圧ＶＸｌを非
選択時には低レベルにし、選択時には高レベルにするこ
とによつて行なわれる。なおこの場合トランジスタＱ１
は遮断、Ｑ２は導通状態にあるものとし、各コレクタ電
圧をＶＣｌ，Ｃ２とする。メモリセルＭが非選択状態、
すなわち端子Ｅ１に印加されるエミツタ駆動電圧Ｖｘ，
が低レベルのとき、トランジスタＱ２の第１エミツタに
は常時電流１ＳＴが流杵ているが、第２エミツタには電
流は流れない。
よつて書込み兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７を
流れる電流１ＲはトランジスタＱ５より抵抗Ｒ７を流れ
るので、トランジスタＱ５の出力電圧Ｖ。ｕｔは、ＶＵ
ＶＶν ？ｎ
ただしα：トランジスタのベース接地電流増幅率で示さ
れる低い電圧しか現われない。
流れる電流１ＲはトランジスタＱ５より抵抗Ｒ７を流れ
るので、トランジスタＱ５の出力電圧Ｖ。ｕｔは、ＶＵ
ＶＶν ？ｎ
ただしα：トランジスタのベース接地電流増幅率で示さ
れる低い電圧しか現われない。
なお抵抗Ｒ５，Ｒ７を流れる各動作電流は同一電流値１
Ｒに設定される。次にメモリセルＭが選択状態すなわち
端子Ｅ１のエミツタ駆動電圧ＶＸｌが高レベルのとき、
トランジスタＱ２の第２エミツタに電流１Ｒが流れ、こ
れが書込兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７に流入
するため、コレクタ抵抗Ｒ６を流れる電流は減少し、出
力端子Ｔ２の電圧が上昇し、゛１″゛なる情報が読出さ
れる。
Ｒに設定される。次にメモリセルＭが選択状態すなわち
端子Ｅ１のエミツタ駆動電圧ＶＸｌが高レベルのとき、
トランジスタＱ２の第２エミツタに電流１Ｒが流れ、こ
れが書込兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７に流入
するため、コレクタ抵抗Ｒ６を流れる電流は減少し、出
力端子Ｔ２の電圧が上昇し、゛１″゛なる情報が読出さ
れる。
なおトランジスタＱ１は遮断状態のため、書込み兼読出
し増幅器Ｓ１の出力端子Ｔ１の電圧はエミツタ駆動電圧
Ｖｃ，の変化にかかわらず低レベルのままであり、゛０
″″なる情報が読出される。なおトランジスタＱｌ，Ｑ
２の第１エミツタに加えるＸアドレス電圧ＶＣｌの高レ
ベルの大きさは、基準電圧Ｖｒｅｆに対しトランジスタ
Ｑ１のコレクタ電圧Ｖ。
し増幅器Ｓ１の出力端子Ｔ１の電圧はエミツタ駆動電圧
Ｖｃ，の変化にかかわらず低レベルのままであり、゛０
″″なる情報が読出される。なおトランジスタＱｌ，Ｑ
２の第１エミツタに加えるＸアドレス電圧ＶＣｌの高レ
ベルの大きさは、基準電圧Ｖｒｅｆに対しトランジスタ
Ｑ１のコレクタ電圧Ｖ。
ｌは高く、トランジスタＱ２のコレクタ電圧Ｖ。２は低
くなるように選ばれる。
くなるように選ばれる。
またメモリセルＭへの書込みは、上記読出し時と同様に
選択状態にあるときトランジスタＱ４，Ｑ６のベースに
メモリセルのコレクタ電圧の高レベルより高いレベルあ
るいは基準電圧Ｒ８ｆ以下のレベルの信号を加えること
により、３゛１５５あるいば″０″″の情報が書込まれ
る。なお以上の説明では選択時にエミツタ駆動電圧Ｖｃ
，のみを低レベルから高レベルに変化させるとしたが、
メモリセルの形式によつてはエミツタ駆動電圧のみでな
く、コレクタ電源電圧ＶｃＯをも低レベルから高レベル
に変化させる方法が有効なことが知られている。
選択状態にあるときトランジスタＱ４，Ｑ６のベースに
メモリセルのコレクタ電圧の高レベルより高いレベルあ
るいは基準電圧Ｒ８ｆ以下のレベルの信号を加えること
により、３゛１５５あるいば″０″″の情報が書込まれ
る。なお以上の説明では選択時にエミツタ駆動電圧Ｖｃ
，のみを低レベルから高レベルに変化させるとしたが、
メモリセルの形式によつてはエミツタ駆動電圧のみでな
く、コレクタ電源電圧ＶｃＯをも低レベルから高レベル
に変化させる方法が有効なことが知られている。
本発明はいうまでもなくこの方法を用いたメモリセルに
ついても適用する ！ことができる。この方法は、読出
し用のトランジスタＱ３，Ｑ５がセルのトランジスタＱ
２，Ｑｌとの間でエミツタ結合型電流切換え回路を形成
するので、セル情報の読出しが高速化され、かつ、この
電流切 ，換えの対象が読出し電流１Ｒであるため、別
の電流源を必要としないという利点がある。
ついても適用する ！ことができる。この方法は、読出
し用のトランジスタＱ３，Ｑ５がセルのトランジスタＱ
２，Ｑｌとの間でエミツタ結合型電流切換え回路を形成
するので、セル情報の読出しが高速化され、かつ、この
電流切 ，換えの対象が読出し電流１Ｒであるため、別
の電流源を必要としないという利点がある。
しかるに、メモリセルを多数マトリツクス状に配列した
とき、全デイジツト線に共通に設けることが望ましい。
したがつて、本発明の目的はメモリセルのトランジスタ
とセンス回路のトランジスタが電流切換え動作をし、し
かもセンス回路が複数のデイジツト線に共通に設けられ
ている記憶装置を提供することにある。以下、上記第１
図に示したメモリセルＭおよび書込み兼読出し増幅器Ｓ
ｌ，Ｓ２をＭｘｎ個設けたメモリセルマトリクスに適用
する場合を第２図に基づき説明する。
とき、全デイジツト線に共通に設けることが望ましい。
したがつて、本発明の目的はメモリセルのトランジスタ
とセンス回路のトランジスタが電流切換え動作をし、し
かもセンス回路が複数のデイジツト線に共通に設けられ
ている記憶装置を提供することにある。以下、上記第１
図に示したメモリセルＭおよび書込み兼読出し増幅器Ｓ
ｌ，Ｓ２をＭｘｎ個設けたメモリセルマトリクスに適用
する場合を第２図に基づき説明する。
この場合、簡単のため、の場合について説明する。Ｍｌ
ｌ，Ｍｌ２，Ｍ２ｌ，Ｍ２２なる４個のメモリセルにお
いて、フリツプフロツプ回路を構成する各トランジスタ
の第２エミツタは２対のデイジツト線ＤＬｌｌＤＬｌ２
ラＤＬ２ｌとＤＬ２２にそれぞれ接続され、かつ各コレ
クタはそれぞれ負荷抵抗を通じてコレクタ電源あるいは
コレクタ駆動線（第１ワード線）に接続されて電圧。
ｌ，Ｍｌ２，Ｍ２ｌ，Ｍ２２なる４個のメモリセルにお
いて、フリツプフロツプ回路を構成する各トランジスタ
の第２エミツタは２対のデイジツト線ＤＬｌｌＤＬｌ２
ラＤＬ２ｌとＤＬ２２にそれぞれ接続され、かつ各コレ
クタはそれぞれ負荷抵抗を通じてコレクタ電源あるいは
コレクタ駆動線（第１ワード線）に接続されて電圧。
１０，ＶＣ２０を加えられ、さらに各第１エミツタはエ
ミツタ駆動線（第２ワード線）に接続されて電圧ＶＣｌ
ｌ，ＶＣ２ｌを加えられる。
ミツタ駆動線（第２ワード線）に接続されて電圧ＶＣｌ
ｌ，ＶＣ２ｌを加えられる。
読出しあるいは書込用の動作電流１Ｒを供給する電流源
Ｊｌｌ，Ｊｌ２，Ｊ２ｌ，Ｊ２２はそれぞれデイジツト
線ＤＬｌｌＦＤＬｌ２９ＤＬ２ｌ′ＤＬ２２に接続され
る。
Ｊｌｌ，Ｊｌ２，Ｊ２ｌ，Ｊ２２はそれぞれデイジツト
線ＤＬｌｌＦＤＬｌ２９ＤＬ２ｌ′ＤＬ２２に接続され
る。
読出し情報検出用トランジスタＱＲｌｌ・ＱＲｌ２，Ｑ
Ｒ２ｌ・ＱＲ２２の各１ミ２夕はそれぞれ上記のデイジ
ツト線に接続され、また各コレクタば０″″側、゛１″
″側のデイジツト線ごとに共通にして各コレクタ抵抗Ｒ
８，Ｒ９を経て接地すると共に差動増幅器ＤＩＦＡに導
かれる。ｊ書込制御信号゛１，゛ｏはトランジスタ ＱＷｌｌ，ＱＷｌ２，ＱＷ２ｌ，ＱＷ２２に加えられる
。
Ｒ２ｌ・ＱＲ２２の各１ミ２夕はそれぞれ上記のデイジ
ツト線に接続され、また各コレクタば０″″側、゛１″
″側のデイジツト線ごとに共通にして各コレクタ抵抗Ｒ
８，Ｒ９を経て接地すると共に差動増幅器ＤＩＦＡに導
かれる。ｊ書込制御信号゛１，゛ｏはトランジスタ ＱＷｌｌ，ＱＷｌ２，ＱＷ２ｌ，ＱＷ２２に加えられる
。
またトランジスタＱＹｌ，ＱＹ２は各デイジツト線（Ｙ
線）選択信号ＶＹｌ，ＶＹ２に応じて非選択のデイジツ
ト線対の電位を高めることにより、そのデイジツト線対
に接続されたすべてのメモリセル内のフリツプフロツプ
回路を構成するトランジスタの第２エミツタを遮断し、
かつそのデイジツト線対に接続されている電流源の電流
が読出し情報検出用トラ２ジ３夕ＱＲｌｌ？ＱＲｌ２ラ
ＱＲ２ｌ？ＱＲ２２に流れないように作用する。すなわ
ち、読み出すべきメモリセル（たとえばＭｌｌ）の選択
のために、コレクタ駆動線の電圧ＶＸｌＯ，ＶＸｌｌを
選択状態にする。
線）選択信号ＶＹｌ，ＶＹ２に応じて非選択のデイジツ
ト線対の電位を高めることにより、そのデイジツト線対
に接続されたすべてのメモリセル内のフリツプフロツプ
回路を構成するトランジスタの第２エミツタを遮断し、
かつそのデイジツト線対に接続されている電流源の電流
が読出し情報検出用トラ２ジ３夕ＱＲｌｌ？ＱＲｌ２ラ
ＱＲ２ｌ？ＱＲ２２に流れないように作用する。すなわ
ち、読み出すべきメモリセル（たとえばＭｌｌ）の選択
のために、コレクタ駆動線の電圧ＶＸｌＯ，ＶＸｌｌを
選択状態にする。
たとえば、ＶＸ，ｌを一定に保持したまま電圧。，ｏを
高レベルにする。さらに、電圧ＶＹ，を選択的に低レベ
ルにする。
高レベルにする。さらに、電圧ＶＹ，を選択的に低レベ
ルにする。
他のデイジツト線に対する電圧ＶＹ２は高レベルのまま
とする。この電圧ＶＹｌの高レベルは、読出しトランジ
スタＱＲｌｌ〜ＱＲ２２の４−３電圧Ｒｅｆあるいは選
択されたメモリセルＭｌｌの２つのマルチエミツタトラ
ンジスタのベース電圧のいずれよりも高くされる。
とする。この電圧ＶＹｌの高レベルは、読出しトランジ
スタＱＲｌｌ〜ＱＲ２２の４−３電圧Ｒｅｆあるいは選
択されたメモリセルＭｌｌの２つのマルチエミツタトラ
ンジスタのベース電圧のいずれよりも高くされる。
また電圧ＶＹｌの低レベルはこれらのベース電圧のいず
れよりも低くされる。この結果、非選択のデイジツト線
対ＤＬ２ｌ，ＤＬ２２に接続されたいろいろのトランジ
スタのベースの内、トランジスタＱァ，のベース電圧が
最も高くなり、電流源Ｊ２ｌ，Ｊ２２からの読出し電流
はすべてトランジスタＱＹ２に流れるが、読出しトラン
ジスタＱＲ２ｌ，ＱＲ２２には流れない。
れよりも低くされる。この結果、非選択のデイジツト線
対ＤＬ２ｌ，ＤＬ２２に接続されたいろいろのトランジ
スタのベースの内、トランジスタＱァ，のベース電圧が
最も高くなり、電流源Ｊ２ｌ，Ｊ２２からの読出し電流
はすべてトランジスタＱＹ２に流れるが、読出しトラン
ジスタＱＲ２ｌ，ＱＲ２２には流れない。
したがつて、これらの電流により抵抗Ｒ８，Ｒ９の電圧
は変化しない。一方、選択されたデイジツト線ＤＬｌｌ
，ＤＬ２２の各々に接続されたトランジスタのベースの
内、メモリセルＭｌｌ内のマルチエミツタトランジスタ
又は読出しトランジスタＱＲ，，，ＱＲｌ２のいずれか
一方のベースの電圧Ｖｒ８ｆが最も高くなる。したがつ
て、電流源Ｊｌｌ，Ｊｌ２からの読出し電流１Ｒはこれ
らのトランジスタのいずれかに電流切換動作により導か
れる。すなわち、たとえば電流源Ｊｌｌからの読出し電
流１ＲがメモリセルＭｌｌに流れ、電流源Ｊｌ２からの
読出し電流１Ｒ−が読出しトランジスタＱＲ，２に流伯
。＾か本るいは雷流源Ｊｌｌからの電流１Ｔ！．がトラ
ンジスタＱＲ，，に流れ、電流源Ｊｌ２からの電流１Ｒ
がメモリセルＭｌｌに流れる。したがつて、抵抗Ｒ８，
Ｒ９の内、メモリセルＭｌｌの記憶内容により定まる一
方に読出し電流が流れる。したがつて、差動増幅器ＤＩ
ＦＡ抵抗Ｒ８，Ｒ９と各読出しトランジスタＱＲｌ，〜
ＱＲ２２の接続点に接続されているので、読み出された
メモリセルの記憶内容に応じて異なる電圧を出力する。
このように、各デイジツト線の読出し電流１Ｒは非選択
時には、トランジスタＱァ，，ＱＹ２に流れるので、共
通に設けられた抵抗Ｒ８，Ｒ９の電圧に影響を及ぼさず
、しかもこのトランジスタＱＹ，，ＱＹ２と読出しトラ
ンジスタＱＲｌｌ〜ＱＲ，，とが電流切換回路を形成し
ているのでデイジツト線の選択の切り換えを高速に行う
ことができる。上記第２図のメモリ回路においては、メ
モリの動作電流による消費電力をＰＴ七すると、となり
、ＰＴが大きいことが欠点である。
は変化しない。一方、選択されたデイジツト線ＤＬｌｌ
，ＤＬ２２の各々に接続されたトランジスタのベースの
内、メモリセルＭｌｌ内のマルチエミツタトランジスタ
又は読出しトランジスタＱＲ，，，ＱＲｌ２のいずれか
一方のベースの電圧Ｖｒ８ｆが最も高くなる。したがつ
て、電流源Ｊｌｌ，Ｊｌ２からの読出し電流１Ｒはこれ
らのトランジスタのいずれかに電流切換動作により導か
れる。すなわち、たとえば電流源Ｊｌｌからの読出し電
流１ＲがメモリセルＭｌｌに流れ、電流源Ｊｌ２からの
読出し電流１Ｒ−が読出しトランジスタＱＲ，２に流伯
。＾か本るいは雷流源Ｊｌｌからの電流１Ｔ！．がトラ
ンジスタＱＲ，，に流れ、電流源Ｊｌ２からの電流１Ｒ
がメモリセルＭｌｌに流れる。したがつて、抵抗Ｒ８，
Ｒ９の内、メモリセルＭｌｌの記憶内容により定まる一
方に読出し電流が流れる。したがつて、差動増幅器ＤＩ
ＦＡ抵抗Ｒ８，Ｒ９と各読出しトランジスタＱＲｌ，〜
ＱＲ２２の接続点に接続されているので、読み出された
メモリセルの記憶内容に応じて異なる電圧を出力する。
このように、各デイジツト線の読出し電流１Ｒは非選択
時には、トランジスタＱァ，，ＱＹ２に流れるので、共
通に設けられた抵抗Ｒ８，Ｒ９の電圧に影響を及ぼさず
、しかもこのトランジスタＱＹ，，ＱＹ２と読出しトラ
ンジスタＱＲｌｌ〜ＱＲ，，とが電流切換回路を形成し
ているのでデイジツト線の選択の切り換えを高速に行う
ことができる。上記第２図のメモリ回路においては、メ
モリの動作電流による消費電力をＰＴ七すると、となり
、ＰＴが大きいことが欠点である。
すなわちメモリセル列ｎに比例して消費電力が増大する
ため、メモリセルを集積化して高密度にする上の大きな
障害となる。また書込制御信号ＶＷｌ，ＶＷＯがトラン
ジ３夕ＱＷｌｌＦＱＷｌ２？ＱＷ２ｌ？ＱＷ２２を介し
て直接的にデイジツト線に印加されることや、デイジツ
ト線選択信号によるデイジツト線電位の変動のため、デ
イジツト線電圧の回復時間が長くなり、デイジツト線電
位の変化がメモリセルへの雑音となり、さらにメモリセ
ルの所要雑音余裕度が大きくなるなどの欠点がある。第
３図は消費電力を低減した本発明の実施例を示し、動作
電流１Ｒを供給する電流源を複数個のデイジツト線対に
ついて１組とし、動作電流の各デイジツト線への供給は
デイジツト線（Ｙ線）選択信号Ｖ．，，ァ２によつてベ
ース電位が制御されるトラ２ジ３夕ＱＹｌｌ９ＱＹｌ２
９ＱＹ２ｌ？ＱＹ２２と）基準電圧Ｖｒｅｆ２がそのベ
ースに印加される基準トランジスタＱＲ、書込信号Ｖｗ
Ｏ，Ｗｌがベースに印加される書込制御用トランジスタ
ＱｗＯ，ＱＷｌで形成される多入力電流切換回路によつ
て切換えて行なわれる。
ため、メモリセルを集積化して高密度にする上の大きな
障害となる。また書込制御信号ＶＷｌ，ＶＷＯがトラン
ジ３夕ＱＷｌｌＦＱＷｌ２？ＱＷ２ｌ？ＱＷ２２を介し
て直接的にデイジツト線に印加されることや、デイジツ
ト線選択信号によるデイジツト線電位の変動のため、デ
イジツト線電圧の回復時間が長くなり、デイジツト線電
位の変化がメモリセルへの雑音となり、さらにメモリセ
ルの所要雑音余裕度が大きくなるなどの欠点がある。第
３図は消費電力を低減した本発明の実施例を示し、動作
電流１Ｒを供給する電流源を複数個のデイジツト線対に
ついて１組とし、動作電流の各デイジツト線への供給は
デイジツト線（Ｙ線）選択信号Ｖ．，，ァ２によつてベ
ース電位が制御されるトラ２ジ３夕ＱＹｌｌ９ＱＹｌ２
９ＱＹ２ｌ？ＱＹ２２と）基準電圧Ｖｒｅｆ２がそのベ
ースに印加される基準トランジスタＱＲ、書込信号Ｖｗ
Ｏ，Ｗｌがベースに印加される書込制御用トランジスタ
ＱｗＯ，ＱＷｌで形成される多入力電流切換回路によつ
て切換えて行なわれる。
なお書込信号ＶＷＯ，ＶｌＶｌの低レベルを基準電圧Ｖ
ｒ８ｆ２等しくすることにより、基準トラジジスタＱＲ
は省略することも可能である。また読出し信号検出用ト
ランジスタＱＲｌ，，ＱＲ，２，ＱＲ２，，ＱＲ２，は
前記第２図におけるものと同様である。メモリセル、た
とえばＭｌｌを読出す場合電圧Ｘ，Ｏを高レベルにし、
Ｖｍｌｌを低レベルのままに保持するのは第２図と同じ
である。
ｒ８ｆ２等しくすることにより、基準トラジジスタＱＲ
は省略することも可能である。また読出し信号検出用ト
ランジスタＱＲｌ，，ＱＲ，２，ＱＲ２，，ＱＲ２，は
前記第２図におけるものと同様である。メモリセル、た
とえばＭｌｌを読出す場合電圧Ｘ，Ｏを高レベルにし、
Ｖｍｌｌを低レベルのままに保持するのは第２図と同じ
である。
しかし、第３図においては第２図のデイジツト線選択用
トランジスタＱＹｌ，ＱＹ２が不必要で、高レベルの選
択信号ＶＹｌを電流切換え用のトランジスタＱＹ，ｌ，
ＱＹｌ２に印加する。その結果、メモリセルＭｌｌのト
ランジスタと読出し用トランジスタＱＲ，，，ＱＲｌ２
の間で電流切換え動作がされる。この結果、トランジス
タＱＲｌｌ，ＱＲ，２の内、メモリセルＭｌｌの記憶内
容に応じて定まるいずれか一方のみがオンとなり、抵抗
Ｒ８，Ｒ９の一方に読出し電流１Ｒが流れる。一方、非
選択のデイジツト線には読出し電流が流れないので、結
局、抵抗Ｒ８，Ｒ９の一方に読出されたメモリセルの記
憶情報に応じて電流１Ｒが流れ、差動増幅器ＤＩＦＡに
より検出出力Ｖ。ｕｔを得ることができる。以上から明
らかなごとく、第３図の実施例では、デイジツト線の非
選択時には読出し電流はそのデイジツト線には流れない
ので、第２図のトランジスタＱＹ，，ＱＹ２のような、
非選択のデイジツト線に対する読出し電流をそのデイジ
ツト線に対する読出しトランジスタに流さないようにす
るためのトランジスタが不要である。
トランジスタＱＹｌ，ＱＹ２が不必要で、高レベルの選
択信号ＶＹｌを電流切換え用のトランジスタＱＹ，ｌ，
ＱＹｌ２に印加する。その結果、メモリセルＭｌｌのト
ランジスタと読出し用トランジスタＱＲ，，，ＱＲｌ２
の間で電流切換え動作がされる。この結果、トランジス
タＱＲｌｌ，ＱＲ，２の内、メモリセルＭｌｌの記憶内
容に応じて定まるいずれか一方のみがオンとなり、抵抗
Ｒ８，Ｒ９の一方に読出し電流１Ｒが流れる。一方、非
選択のデイジツト線には読出し電流が流れないので、結
局、抵抗Ｒ８，Ｒ９の一方に読出されたメモリセルの記
憶情報に応じて電流１Ｒが流れ、差動増幅器ＤＩＦＡに
より検出出力Ｖ。ｕｔを得ることができる。以上から明
らかなごとく、第３図の実施例では、デイジツト線の非
選択時には読出し電流はそのデイジツト線には流れない
ので、第２図のトランジスタＱＹ，，ＱＹ２のような、
非選択のデイジツト線に対する読出し電流をそのデイジ
ツト線に対する読出しトランジスタに流さないようにす
るためのトランジスタが不要である。
また、このような構成においてはメモリの動作電流によ
る消費電力ＰＴは、で与えられ、前記第２図に示したも
のに比してｎ分の１になる。
る消費電力ＰＴは、で与えられ、前記第２図に示したも
のに比してｎ分の１になる。
すなわち消費電力はメモリセルによつて構成されるマト
リクスの列ｎがいかに多くても１列分（実際にはメモリ
セル１個分）の消費電力のみとなる。また書込み制御用
トランジスタの数も前記第２図の場合のｎ分の１になる
ことも、この構成の長所である。またさらに書込み制御
用トランジスタＱｗＯ，Ｑｗ，のエミツタによつてデイ
ジツト線が直接駆動されることがないため、デイジツト
線上に現われる雑音電圧がきわめて軽減される利点があ
る。
リクスの列ｎがいかに多くても１列分（実際にはメモリ
セル１個分）の消費電力のみとなる。また書込み制御用
トランジスタの数も前記第２図の場合のｎ分の１になる
ことも、この構成の長所である。またさらに書込み制御
用トランジスタＱｗＯ，Ｑｗ，のエミツタによつてデイ
ジツト線が直接駆動されることがないため、デイジツト
線上に現われる雑音電圧がきわめて軽減される利点があ
る。
次に上記第３図の回路をさらに改良し、非選択時にデイ
ジツト線の電位が上昇するおそれをなくして、これによ
るメモリセルの誤動作、ならびに達成可能なサイクル時
間が制限される欠点を防止し、かつデイジツト線におけ
る雑音発生を軽減した実施例を第４図に示す。同図にお
いてトランジスタＱァ，，，ＱＹｌ２，ＱＹ２，，ＱＹ
２２が遮断状態のとき、それぞれ対応するデイジツト線
の電位がほぼ基準電圧Ｖｒ８ｆｌからＱＲｌｌ９ＱＲｌ
２９ＱＲ２ｌ？ＱＲ２２なる各トラ２ジスタのベース・
エミツタ順方向電圧ＶＥＥを差引いた値にするための抵
抗Ｒｌｌ，Ｒｌ２，Ｒ２ｌ，Ｒ２２を各デイジツト線と
負電源Ｖ。
ジツト線の電位が上昇するおそれをなくして、これによ
るメモリセルの誤動作、ならびに達成可能なサイクル時
間が制限される欠点を防止し、かつデイジツト線におけ
る雑音発生を軽減した実施例を第４図に示す。同図にお
いてトランジスタＱァ，，，ＱＹｌ２，ＱＹ２，，ＱＹ
２２が遮断状態のとき、それぞれ対応するデイジツト線
の電位がほぼ基準電圧Ｖｒ８ｆｌからＱＲｌｌ９ＱＲｌ
２９ＱＲ２ｌ？ＱＲ２２なる各トラ２ジスタのベース・
エミツタ順方向電圧ＶＥＥを差引いた値にするための抵
抗Ｒｌｌ，Ｒｌ２，Ｒ２ｌ，Ｒ２２を各デイジツト線と
負電源Ｖ。
Ｅの間に接続することにより、デイジツト線電位の上昇
ならびに雑音発生を防止したものである。たとえば、ト
ランジスタＱＲｌ，、抵抗Ｒｌｌ、負電源ＶＩＣ｝Ｃは
、図の最も左のデイジツト線が選択されず、したがつて
、電流１Ｒが流れていないときには、トランジスタＱＲ
，ｌ、抵抗Ｒｌｌ、負電源Ｖ。Ｏから形成される通路に
電流が流れるため、このデイジツト線の電圧はＶｒ８ｆ
ｌにより決まる電圧に保持される。このように、選択さ
れないジツト線の電圧を所定値に保持する手段を設ける
ことにより、非選択デイジツト線電位の上昇および雑音
発生が防止される。このようにトランジスタＱＲｌ，と
、抵抗Ｒ１１および負電源。ｏからなる電流通路とが電
圧保持の役目をする。しかも、この回路は本実施例では
トランジスタＱＲｌｌとその他のかすかな回路のみから
なるので簡単な回路である。とくに本実施例のごとく読
出し用のトランジスタＱＲ，，をそのまま電圧保持用ト
ランジスタとして用いるときには、電圧保持回路はさら
に簡単になる。以上述べたごとく、本発明では、メモリ
セルとの間で電流切換え動作をする読出し用トランジス
タを用いて、センス回路を複数のデイジツト線に共通に
設けることができ、センス回路の簡単化およびメモリセ
ルの読出しの高速化を図ることができる。
ならびに雑音発生を防止したものである。たとえば、ト
ランジスタＱＲｌ，、抵抗Ｒｌｌ、負電源ＶＩＣ｝Ｃは
、図の最も左のデイジツト線が選択されず、したがつて
、電流１Ｒが流れていないときには、トランジスタＱＲ
，ｌ、抵抗Ｒｌｌ、負電源Ｖ。Ｏから形成される通路に
電流が流れるため、このデイジツト線の電圧はＶｒ８ｆ
ｌにより決まる電圧に保持される。このように、選択さ
れないジツト線の電圧を所定値に保持する手段を設ける
ことにより、非選択デイジツト線電位の上昇および雑音
発生が防止される。このようにトランジスタＱＲｌ，と
、抵抗Ｒ１１および負電源。ｏからなる電流通路とが電
圧保持の役目をする。しかも、この回路は本実施例では
トランジスタＱＲｌｌとその他のかすかな回路のみから
なるので簡単な回路である。とくに本実施例のごとく読
出し用のトランジスタＱＲ，，をそのまま電圧保持用ト
ランジスタとして用いるときには、電圧保持回路はさら
に簡単になる。以上述べたごとく、本発明では、メモリ
セルとの間で電流切換え動作をする読出し用トランジス
タを用いて、センス回路を複数のデイジツト線に共通に
設けることができ、センス回路の簡単化およびメモリセ
ルの読出しの高速化を図ることができる。
第１図は電流切換形マルチエミツタメモリセルおよび読
出し、書込み回路を示す回路図、第２図は上記第１図の
メモリセルを用いたメモリマトリクスの回路図、第２図
は本発明の一実施例を示す回路図、第３図、第４図は本
発明の他の実施例の回路図である。 Ｃ１・・・・・・電源端子、Ｅ１・・・・・・エミツタ
駆動端子、Ｅ２，Ｅ３・・・・・・電源端子、ＤＩＦＡ
・・・・・・差動増幅器、Ｊｌ，Ｊ２，Ｊｌｌ，Ｊｌ２
，Ｊ２ｌ，Ｊ２２・・・・・・電流源、Ｍ，Ｍｌｌ，Ｍ
ｌ２，Ｍ２ｌ，Ｍ２２・・・・・・メモリセル、Ｑｌ，
Ｑ２・・・・・・メモリセル用トランジスタ、ＱＲ・・
・・・・基準トランジスタ、ＱＲｌｌ５ＱＲｌ２ラＱＲ
２ｌゞＱＲ２２゜Ｏ゜ＯＯＯ読出し信号検出用トランジ
スタ、ＱｗＯ，Ｑｗｌ・・・・・・書込み制御用トラン
ジスタ、ＱＹ，ｌ〜ＱＹ，２，Ｑァ，１〜ＱＹ２，・・
・・・・デイジツト線選択用トランジスタ、Ｓｌ，Ｓ２
・・・・・・書込兼読出増幅器、Ｖｒｅｆ・・・・・・
基準電圧、Ｙｌ，ＶＹ２・・・・・・デイジツト線対選
択信号、ＶｗＯ，Ｖｗ，・・・・・・書込制御信号、Ｒ
ｌｌ，Ｒｌ２，Ｒ２ｌ，Ｒ２２・・・・・・雑音防止用
抵抗。
出し、書込み回路を示す回路図、第２図は上記第１図の
メモリセルを用いたメモリマトリクスの回路図、第２図
は本発明の一実施例を示す回路図、第３図、第４図は本
発明の他の実施例の回路図である。 Ｃ１・・・・・・電源端子、Ｅ１・・・・・・エミツタ
駆動端子、Ｅ２，Ｅ３・・・・・・電源端子、ＤＩＦＡ
・・・・・・差動増幅器、Ｊｌ，Ｊ２，Ｊｌｌ，Ｊｌ２
，Ｊ２ｌ，Ｊ２２・・・・・・電流源、Ｍ，Ｍｌｌ，Ｍ
ｌ２，Ｍ２ｌ，Ｍ２２・・・・・・メモリセル、Ｑｌ，
Ｑ２・・・・・・メモリセル用トランジスタ、ＱＲ・・
・・・・基準トランジスタ、ＱＲｌｌ５ＱＲｌ２ラＱＲ
２ｌゞＱＲ２２゜Ｏ゜ＯＯＯ読出し信号検出用トランジ
スタ、ＱｗＯ，Ｑｗｌ・・・・・・書込み制御用トラン
ジスタ、ＱＹ，ｌ〜ＱＹ，２，Ｑァ，１〜ＱＹ２，・・
・・・・デイジツト線選択用トランジスタ、Ｓｌ，Ｓ２
・・・・・・書込兼読出増幅器、Ｖｒｅｆ・・・・・・
基準電圧、Ｙｌ，ＶＹ２・・・・・・デイジツト線対選
択信号、ＶｗＯ，Ｖｗ，・・・・・・書込制御信号、Ｒ
ｌｌ，Ｒｌ２，Ｒ２ｌ，Ｒ２２・・・・・・雑音防止用
抵抗。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、複数対のディジット線と、各ワ
ード線と各ディジット線対の交点に配置されたメモリセ
ルと、各ディジット線に設けられ、各ディジット線に接
続された読出し電流源と各ディジット線にそのエミッタ
が接続された読出し用トランジスタと、各ディジット線
に対して設けられ、各ディジット線にそのエミッタが接
続されたディジット線選択用のトランジスタと、非選択
のディジット線対に対する読出し電流を当該ディジット
線対に対する選択用トランジスタに流し、選択されたデ
ィジット線対に対する一対の読出し電流の一方および他
方を当該ディジット線対に対する一対の読出し用トラン
ジスタの一方および選択されたメモリセルにそれぞれ流
すための電圧を該選択用トランジスタおよび該読出し用
トランジスタのベースに印加する手段と、各対の読出し
トランジスタの互いに対応する一方および他方のトラン
ジスタのコレクタにそれぞれ共通に接続された第１、第
２のコレクタ負荷と、該第１、第２のコレクタ負荷のい
ずれに該読出し電流が流れたかを検出する手段となる記
憶装置。 ２ 該検出手段は、該第１、第２のコレクタ負荷に生じ
る電位降下の差を検出する手段よりなる第１項の記憶装
置。 ３ 複数のワード線と、複数対のディジット線と、各ワ
ード線と各ディジット線対の交点に配置されたメモリセ
ルと、該複数対のディジット線に共通に設けられた一対
の読出し電流源と、該一対の読出し電流源を一対のディ
ジット線に選択的に接続するためのスイッチ回路と、該
ディジット線の各各設けられ、各ディジット線にそのエ
ミッタが接続された読出し用トランジスタと各対のディ
ジット線の互いに対応する一方にそれぞれ接続されてい
る該読出しトランジスタのコレクタに共通に接続された
第１のコレクタ負荷と、各対のディジット線の互いに対
応する他方にそれぞれ接続されている該読出し用トラン
ジスタのコレクタに共通に接続されている第２のコレク
タ負荷と、該第１、第２のコレクタ負荷のいずれに該読
出し電流が流れたか検出する手段とよりなる装置。 ４ 該検出手段は、該第１、第２のコレクタ負荷に生じ
る電位降下の差を検出する手段よりなる第３項の記憶装
置。 ５ 各ディジット線の電圧を非選択時に所定の値に保持
するための電圧保持回路を各ディジット線に設けた第３
項の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142089A JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142089A JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP46072469A Division JPS5248777B2 (ja) | 1971-09-20 | 1971-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860487A JPS5860487A (ja) | 1983-04-09 |
| JPS595992B2 true JPS595992B2 (ja) | 1984-02-08 |
Family
ID=15307170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142089A Expired JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595992B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266692A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体記憶装置 |
| JP2585602B2 (ja) * | 1987-06-10 | 1997-02-26 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2891709B2 (ja) * | 1989-01-16 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1982
- 1982-08-18 JP JP57142089A patent/JPS595992B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860487A (ja) | 1983-04-09 |
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