KR940003835B1 - 반도체 메모리장치 - Google Patents

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KR940003835B1
KR940003835B1 KR1019900011971A KR900011971A KR940003835B1 KR 940003835 B1 KR940003835 B1 KR 940003835B1 KR 1019900011971 A KR1019900011971 A KR 1019900011971A KR 900011971 A KR900011971 A KR 900011971A KR 940003835 B1 KR940003835 B1 KR 940003835B1
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bipolar transistor
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요시노리 오까지마
야스히꼬 마끼
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후지쓰 가부시끼가이샤
야마모또 다꾸마
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Abstract

내용 없음.

Description

반도체 메모리장치
제1도는 종래의 반도체 메모리장치의 일반적인 구조를 나타내는 블럭도.
제2도는 제1도 장치의 일부를 나타내는 회로도.
제3도는 제1도 장치에 사용된 증폭기를 나타내는 회로도.
제4도는 제1도 장치의 일부를 나타내는 회로도.
제5도는 제1도 장치에 사용된 종래의 바이폴라 트랜지스터의 구조를 나타내는 단면도.
제6도는 제1도 장치에 사용된 바이폴라 트랜지스터의 다른 예를 나타내는 제5도와 유사한 단면도.
제7a도는 본 발명의 첫번째 실시예를 나타내는 회로도.
제7b도는 제7a도 회로의 일부를 상세하게 나타내는 회로도.
제8도는 본 발명의 두번째 실시예를 나타내는 회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 개선된 액세스 시간을 가지는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치에서, 리딩 또는 라이팅 데이타의 시간지연은 여러가지 이유에 의하여 발생된다. 그중, 주변회로가 주요부를 점유하는데 기여한다. 주변회로에 의하여 발생된 지연은 그 자체의 메모리 셀에 의하여 발생된 지연보다도 훨씬 더 크다. 이와같은 주변회로는 센스회로와 디코더를 포함한다.
제1도는 대표적인 종래의 반도체 메모리장치의 구조를 나타낸다.
제1도에 의거하여, 반도체 메모리장치는 로우와 컬럼 형태로 배열된 다수의 메모리 셀 1a을 포함하는 메모리 셀 어레이 1, 그곳에 공급된 어드레스신호 ADDRESS 1에 응답하여 워드선중의 하나에 연결된 메모리 셀 1a를 어드레싱하기 위한 워드서너 WL에 연결된 로우디코더 2, 센스회로와 라이트회로로서 작용하고, 다른 어드레스신호 ADDRESS 2에 응답하여 한쌍의 어드레스된 비트선 BL과 BL에 연결된 메모리 셀 1a를 어드레싱 하기 위한 비트선에 연결된 컬럼 디코더 3으로 이루어진다. 더욱이, 출력버퍼회로 4a와 리드 라이트 제어회로 4b가 각각 어드레스된 메모리 셀로부터 데이타를 읽고 어드레스된 메모리 셀에 데이타를 쓰기 위해 제공된다.
제2도는 회로 3의 구조를 상세히 나타낸다. 데이타를 읽기 위해 사용된 회로 3의 일부만이 설명된다. 제2도에 의거하여, 각각 트랜지스터 5와 트랜지스터 6을 포함하는 다수의 센스중폭기 11-14는 비트선 BL1과
Figure kpo00001
, BL2와
Figure kpo00002
, BL3과
Figure kpo00003
및 BL4와
Figure kpo00004
의 대응하는 쌍에 연결된다. 더욱이, 데이타버스 8이 센스증폭기 11-14를 헝성하는 트랜지스터 5의 콜렉터에 공통으로 연결되고 데이타 버스 9가 센스증폭기 11-14를 헝성하는 트랜지스터 6의 콜렉터에 공통으로 연결되는 공통 데이타 버스쌍과 8과 9가 제공된다. 버스 8과 9는 버스 8과 9를 통하여 흐르는 전류차를 검출하기 위한 센스증폭기인 출력버퍼회로 4a에 연결된다. 검출된 차에 응답하여, 출력버퍼회로 4a는 출력단자 DOUT에서 데이터 신호를 발생한다.
제3도는 버스 8과 9사이의 전류차를 검출하기 위해 사용된 출력버퍼회로 4a의 구조를 나타낸다. 제3도로부터 알 수 있는 바와같이, 출력버퍼회로 4a는 공지된 구조를 가지는 차동증폭기 4a'를 포함하고 버스 8의 전압레벨이 버스 9의 그것보다 더 높을때 출력단자 DOUT에서 하이레벨 출력을 발생한다. 한편, 증폭기 4a'는 출력단자 DOUT에서 로우레벨 출력을 발생한다. 이와같은 차동증폭기의 구조와 동작은 공지된 바와같고, 그의 설명은 생략한다.
센스증폭기 11-14의 각각은 트랜지스터 5와 트랜지스터 6을 포함하고, 여기서 버스 8에 연결된 콜렉터를 가지는 트랜지스터 5는 비트선
Figure kpo00005
에 연결된 베이스 및 트랜지스터 6의 에미터와 전류원 7에 공통으로 연결된 에미터를 갖는다. 유사하게, 버스 9에 연결된 콜렉터를 가지는 트랜지스터 6은 비트선 BL에 연결된 베이스 및 트랜지스터 5의 에미터와 전류원 7에 공통으로 연결된 에미터를 갖는다. 전류원 7은 제4도에 도시된 바와같이 디코딩 유니트 3a에 위하여 어드레스신호 ADDRESS 2를 디코딩하므로써 발생된 컬럼 선택신호에 응답하여 선택적으로 온(ON)된다.
제4도는 전류원의 구조를 더 상세히 나타낸다. 제4도에 의거하여, 전류원 7은 트랜지스터 5와 6의 에미터를 접지에 연결하는 전계효과 트랜지스터를 포함한다. 트랜지스터 7은 디코딩 유니트 3a에 의하여 발생된 컬럼 선택신호가 공급되는 게이트를 가지며 디코딩 유니트 3a에 공급된 어드레스 데이타 ADDRESS 2에 응답하여 오프(OFF)되고, 온된다.
따라서, 센스증폭기 1이 전류원 7의 온에 응답하여 선택되면, 전류는 선택된 메모리 셀 1a에 저장된 정보의 내용에 따라 버스 8에서 트랜지스터 5를 통하여 전류원 7에 또는 버스 9에서 트랜지스터 6을 통하여 전류원 7에 흐르도록 발생될 수 있다. 따라서, 비트선 BL1이 하이레벨 상태에 있으면 전류는 버스 8로부터 트랜지스터 5의 콜렉터와 에미터를 통하여 전류원 7에 흐르도록 발생된다.
비트선 BL1의 하이레벨 상태에 대응하여, 로우레벨 상태가 비트선
Figure kpo00006
에서 나타나면, 트랜지스터 6을 통하여 전류의 흐름이 방지된다. 따라서, 버스 8과 버스 9를 통하여 흐르는 전류 부동이 나타나며, 이 전류의 부동은 센스증폭기 4a에 의하여 검출된다. 하이레벨 상태가 비트선 BL에 있고 로우레벨 상태가 비트선
Figure kpo00007
에 있으면, 트랜지스터 5를 통하여 전류의 흐름이 방지되는 반면에, 버스 9에서 트랜지스터 6을 통하여 전류원 7에 전류가 흐르기 때문에 반전된 상태가 나타난다.
소위 "콜렉터 돗트(collector dot)"라 불리는 메모리장치의 구조가 디코딩 회로의 지연을 감소시키는데 효과적이라 할지라도, 메모리장치의 응답이 만족스럽게 빠르지 않다는 문제점이 아직 남아있다.
제5도는 만족스럽게 빠른 응답이 전술된 구조에서는 얻어질 수 없는 이유를 설명한다. 트랜지스터 5와 6에 대하여 사용된 트랜지스터의 단면도를 나타내는 제5도에 의거하여, 트랜지스터는 p형 기판 21위에 제공된 n+형 메립 콜렉터층 22와 n형 콜렉터층 23을 가지며, p형 베이스층 24와 n형 에미터층 25는 매립 콜렉터층 22위에 제공된다. 더욱이, 트랜지스터간 p-n접합을 형성하는 분리구조 26에 의하여 서로 분리된다는 것을 알 수 있다. 이와같은 트랜지스터를 제조하는 것이 제조단계의 수를 감소하므로써 용이해진다 할지라도, p-n접합을 형성하는 메립 콜렉터층 22와 기판 21사이의 경계와 p-n접합을 형성하는 베이스층 24와 콜렉터층 23사이의 경계에서 큰 캐패시턴스가 발생하는 문제점이 있다. 기판 21과 콜렉터 22사이의 접합 또는 콜렉터층 23과 베이스층 24사이의 접합이 실질적인 면적을 갖는다. 그렇기 때문에, 트랜지스터 5와 6의 콜렉터에서 Csub또는 CCB등의 실질적인 캐패시턴스가 나타난다. 버스 8과 9에 연결된 트랜지스터 5와 6의 콜렉터에서의 이와같은 캐패시턴스는 데이타의 리딩시간을 지연시키며 메모리장치의 액세스 특성을 저하시킨다.
버스 8 또는 9에 서로 병렬로 연결된 기생 캐패시턴스가 메모리장치의 동작시간을 현저하게 지연시킬 수 있다.
이와같은 기생 캐패시턴스는 제6도에 도시된 바와같이 홈으로 형성된 분리구조를 사용하므로써 감소될 수 있다. 제6도에 의거하여, 제5도의 접합형태로 분리구조 26대신에 분리 홈 26'가 제공된다. 다른 부분은 제5도 구조와 동일하고 제6도 장치의 설명은 생략한다. 콜렉터층 23 또는 매립 콜렉터층 22와 기판 21사이의 접촉영역(interface)을 따라 형성된 p-n접합영역은 홈 26'로 P형 영역 26을 대치하므로써 사실상 감소된다. 그러나, 홈을 사용하는 이와같은 분리구조는 제조비용면에서 불합리하다.
따라서, 본 발명의 일반적인 목적은 전술된 문제점이 제거된 새롭고 유용한 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 개선된 응답과 감소된 액세스시간을 가지는 반도체 메모리장치를 제공하는 것이다.
본 발명의 또다른 목적은 데이타를 저장하기 위해 로우와 컬럼 형태로 배열된 다수의 메모리 셀을 포함하고, 메모리 셀의 각각이 메모리 셀을 어드레싱하기 위한 워드선과 비트선에 연결되는 메모리 셀 어레이 및, 다수의 비트선에 의하여 메모리 셀 어레이에 연결되고, 센스증폭기가 비트선에 의하여 연결되는 어드레스된 메모리 셀에 저장된 데이타를 검출하기 위하여 그곳에 공급된 어드레스 신호에 의해 선택적으로 어드레싱되고 대응하는 비트선에 각각 연결되는 다수의 센스증폭기, 어드레스된 메모리 셀에 저장된 데이타를 전송하기 위하여 다수의 센스증폭기에 공통으로 연결되는 공통데이타버스 및 어드레스된 센스증폭기에 의하여 검출된 데이타를 공통 데이타 버스에 전송하기 위하여, 다수의 센스증폭기에 대응하여 제공된 다수의 스위칭 장치로 이루어진 컬럼 디코더로 구성되고 여기서 스위칭장치의 각각이 접지에 연결된 콜렉터, 공통 데이터 버스에 연결된 에미터 및 데이타를 표시하는 센스증폭기의 출력신호를 수신하기 위하여 대응하는 센스증폭기에 연결된 베이스를 가지는 바이폴라 트랜지스터를 포함하는 반도체 메모리장치를 제공하는 것이다. 본 발명에 따라, 데이타의 리딩시간 지연은 스위치장치를 형성하는 바이폴라 트랜지스터에 대한 바이폴라 트랜지스터의 에미터 팔로워(follower) 구조를 사용하므로써 사실상 감소된다.
본 발명의 다른 목적과 특징은 첨부된 도면에 의거하여 다음에 상세히 설명하므로써 보다 명백해질 것이다.
이하, 본 발명은 첫번째 실시예를 나타내는 제7a도와 7b도에 의거하여 설명된다. 본 실시예에서, 반도체 메모리장치는 이후 센스와 라이트회로로서 작동하는 컬럼디코더 13으로 대치되는 컬럼디코더 3을 제외하고는 제1도의 그것과 사실상 동일하다.
제1도에서, 메모리 셀 어레이 1과 로우디코더 2는 공지의 구조를 가지며 그의 설명은 생략한다. 유사하게, 제4도에 도시된 어드레스 디코더 3a도 공지의 구조를 가지며 그의 설명은 생략한다.
컬럼 디코더 13을 나타내는 제7a도에 의거하여, 각각 한쌍의 바이폴라 트랜지스터 45와 46을 포함하는 다수의 센스증폭기 41, 42, 43, 44는 각각의 비트선 쌍 BL1과
Figure kpo00008
, BL2와
Figure kpo00009
, BL3과
Figure kpo00010
및 BL4와
Figure kpo00011
에 연결된다.
비트선 BL1과
Figure kpo00012
에 연결된 센스증폭기 41의 경우에, 트랜지스터 45는 비트선 BL1에 연결된 베이스와 후술되는 선택적으로 활성화된 전류원 47에 연결된 에미터를 갖는다. 더욱이, 트랜지스터 45는 스위칭 소자를 형성하는 트랜지스터 50의 베이스에 연결된 콜렉터를 갖는다. 유사하게, 트랜지스터 46은 비트선
Figure kpo00013
에 연결된 베이스와 트랜지스터 45의 에미터에 그리고 선택적으로 활성화된 전류원 47에 공통으로 연결되는 에미터를 갖는다. 트랜지스터 46의 콜렉터는 트랜지스터 50과 함께 스위칭장치로서 작용하는 바이폴라 트랜지스터 53의 베이스에 연결된다.
트랜지스터 50은 전압원 VP에 연결된 콜렉터와 공통 데이타 버스 49에 연결된 에미터를 갖는다. 유사하게, 트랜지스터 53은 전압원 VP에 연결된 콜렉터와 공통 데이타 버스 52에 연결된 에미터를 갖는다. 데이터 버스 49와 데이타 버스 52는 제2도의 버스 8 및 9와 유사하게 출력버퍼회로 4a로 확장되고 각각 센스증폭기 41과 동일한 구조를 갖는 다수의 센스증폭기 42-44는 제7a도에 도시된 바와같이 그곳에 공통으로 연결된다.
더욱이, 클램프회로 54는 제7a도에 도시된 바와같이 트랜지스터 45와 46의 각 콜렉터에 연결된다. 제7a도에 의거하여, 클램프회로 54는 입력단자 A에 공통으로 연결된 각각의 게이트와 양 전압원 VH에 공통으로 연결된 각각의 소오스를 갖고 서로 병렬로 연결된 p채널형 MOS 트랜지스터 61과 63을 포함한다. 더욱이, 클램프 회로 54는 입력단자 B에 공통으로 연결된 각각의 게이트와 트랜지스터 61, 63의 각 드레인에 연결된 각각의 소오스를 갖고 서로 병렬로 연결된 다른쌍의 p채널 MOS 트랜지스터 62와 64를 포함한다. 트랜지스터 62와 64의 드레인은 음전압원 VL에 공통으로 연결되고, 트랜지스터 61의 드레인은 트랜지스터45의 콜렉터와 트랜지스러 50의 베이스에 공통으로 연결된다. 유사하게, 트랜지스터 63의 드레인은 트랜지스터 46의 콜렉터와 트랜지스터 53의 베이스에 공통으로 연결된다.
센스증폭기 41-44의 구조는 서로 동일하므로 센스증폭기 42-44에 관한 설명은 생략한다.
제7b도는 센스증폭기 41-44에 사용된 선택적으로 활성화된 전류원 47의 회로도를 나타낸다. 이 도면으로부터 알 수 있는 바와같이, 전류원 47은 접지에 연결된 소오스와 바이폴라 트랜지스터 45와 46의 에미터에 연결된 드레인을 갖는 n채널 MOS 트랜지스터를 포함한다. MOS 트랜지스터 47은 출력단자 B에 공통으로 연결된 게이트를 갖는다.
다음, 제7a도의 메모리장치의 동작에 대하여 설명한다.
센스증폭기 41이 선택되면 로우레벨신호 L이 입력단자 A에 공급되는 반면, 신호 L의 반전인 하이레벨신호 H는 입력단자 B에 공급된다.
입력단자 B에 대한 신호 H에 응답하여, 전류원 47을 형성하는 n채널 MOS 트랜지스터가 온된다. 더욱이, 입력단자 A에 연결된 p채널 MOS 트랜지스터 61과 63은 입력단자 A에 대한 입력신호 L에 응답하여 온되고, n채널 MOS 트랜지스터 62와 64는 입력단자 B에 대한 신호 H에 응답하여 오프(OFF)된다. 이것에 의하여, 양전압 VH는 부하저항으로 작용하는 MOS 트랜지스터 61과 63을 통과한 후 트랜지스터 45와 46의 콜렉터에 공급된다.
다음, 비트선 BL1이 어드레스된 메모리셀 1a에 저장된 논리데이타 "1"을 나타내는 하이레벨 상태에 있으면, 트랜지스터 45는 온되고 전류는 콜렉터에서 에미터로 트랜지스터 45를 통하여 흐른다. 이것에 의하여, 트랜지스터 50의 베이스 전압은 로우로 되고 공통데이타 버스 49에 연결된 트랜지스터 50은 오프된다. 비트선 BL1의 하이레벨 상태와 동시에 로우레벨 상태가 결합 비트선
Figure kpo00014
에 나타나고, 비트선
Figure kpo00015
의 로우레벨 상태에 응답하여 트랜지스터 46이 오프된다. 이것에 의하여, 트랜지스터 53의 베이스 전압이 하이로 되고 트랜지스터 53은 온된다. 결과적으로, 전류는 전압원 VP로부터 공통 데이타 버스 52를 통하여 흐른다. 공통 데이타 버스 49와 52에 각각 연결된 정전류원 48과 51이 있으므로, 하이레벨 전압이 공통 데이타 버스 52에 나타나며 로우레벨 전압이 공통 데이타 버스 49에 나타난다. 제3도에 도시된 차동증폭기인 출력버퍼회로 4a'가 데이타 버스 49와 데이타 버스 52사이의 전압차를 검출하고, 출력단자 DOUT에서 논리데이타 "1"로 표시되는 출력데이타를 발생한다.
비트선 BL1의 전압 레벨이 로우이고 비트선
Figure kpo00016
의 전압 레벨이 메모리 셀 1a에 저장된 논리레벨 "0"에 대응하여 하이인 경우, 하이레벨 출력이 버스 49에 얻어지고 로우레벨 출력이 버스 52에 얻어지는 반전된 상태가 나타난다. 그것에 응답하여, 논리데이타 "0"으로 표시되는 출력데이타가 출력단자 DOUT에서 얻어진다. 이 경우의 장치의 동작은 전술된 설명으로부터 명백하므로, 그 이상의 설명은 생략한다.
센스증폭기 41-44가 어드레싱되지 않으면, 반전된 상태를 갖는 신호가 입력단자 A와 B에 인가된다. 따라서, 로우레벨신호 L이 입력단자 A에 인가되고 하이레벨신호 H가 입력단자 B에 인가된다. 이 경우에, 전류원 47이 입력단자 (제7b도 참조)에 대한 로우레벨신호 L에 응답하여 동작되지 않고 센스증폭기를 형성하는 트랜지스터 45와 46은 둘다 오프된다. 더욱이, 트랜지스터 62와 64는 입력단자 B에서 로우레벨신호 L에 응답하여 온되는 반면, 트랜지스터 61과 63은 입력단자 A에서 하이레벨신호 H에 응답하여 오프된다. 결과적으로 음전압 VL은 부하저항으로 작용하는 트랜지스터 62와 64를 통하여 통과한 후, 비트선 BL과
Figure kpo00017
외 전압레벨에 무관하게 트랜지스터 50과 53의 베이스에 공급되고, 트랜지스터 50과 53은 둘다 오프된다. 이것에 의하여, 전압신호는 비선택된 센스증폭기로부터 공통 데이타 보스 49 또는 52에 공급되지 않는다. 선택된 센스증폭기로부터의 전압만이 이들 데이타 버스에 공급되고 신뢰할 수 있는 리딩 동작이 이루어진다.
본 실시예에서, 버스 49 또는 버스 52등의 공통 데이타 버스는 바이폴라 트랜지스터 50 또는 53의 에미터에 연결된다. 제5도의 트랜지스터의 단면도로부터 알 수 있는 바와같이, 바이폴라 트랜지스터의 에미터와 베이스 사이의 접촉영역(interface)은 실제감소된 영역을 가지며, 공통 데이타 버스에 전송된 신호의 기생 캐패시턴스에 기인한 상대 효율이 효과적으로 최소화된다. 비선택된 센스증폭기에서 트랜지스터 50와 53의 에미터 및 베이스는 모두 강하게 역 바이어스되고, 기생 캐패시턴스의 영향은 더욱 감소된다.
본 발명의 다른 장점은 트랜지스터 50과 53의 에미터 팔로워 구조가 데이타 버스 49와 52를 통하여 대전류가 흐르도록 큰 공통에이터 전류 이득을 제공하는 것이다. 이것에 의하여, 만약 존재한다면 잔류 기생 캐패시턴스는 즉시 차지-업(charge-up)되고 버스를 따라 신호 전송의 지연은 최소화된다. 본 발명의 바람직한 특징으로 인해, 본 발명의 반도체 메모리장치는 고속으로 동작하고 데이타 리딩을 감소된 액세스 시간으로 실행할 수 있다. 더욱이, 반도체장치는 동작 실행을 회생함이 없이 트랜지스터 50과 53에 대한 접합분리 구조를 가지는 바이폴라 트랜지스터의 사용을 허용한다. 따라서, 장치의 제조수율이 개선되며 메모리장치의 제조비용도 감소된다.
제8도는 본 발명의 두번째 실시예를 나타낸다. 이 실시예에서, 번호 71로 표시된 센스증폭기는 첫 번째 실시예와 유사하게 서로 연결된 p채널 MOS 트랜지스터 61의 드래인과 p채널 MOS 트랜지스터 62의 소오스를 가지며, 트랜지스터 61의 드레인과 트랜지스터 62의 소오스는 부하저항 72와 73을 거쳐 트랜지스터 50과 53의 베이스에 각각 연결된다.
동작에서, 센스증폭기 71의 선택에 대응하여 레벨 L을 가지는 입력신호가 입력단자 A에 공급되고 레벨 H를 가지는 입력신호가 입력단자 B에 공급되는 경우에는, 트랜지스터 61이 온되는 반면에, 트랜지스터 62는 온되고, 트랜지스터 61의 소오스에서의 소오스 전압 VH는 부하저항 72와 73을 거쳐 트랜지스터 50과 53의 베이스에 각각 공급된다. 이것에 의하여, 트랜지스터 50과 53의 베이스 전압은 첫번째 실시예의 경우와 유사하게 어드레스된 메모리 셀 1a에 저장된 데이타의 내용에 응답하여 결정된다. 센스증폭기 71이 선택되지 않는 경우에는, 신호 H가 입력단자 A에 공급되는 반면에, 신호 L은 입력단자 B에 공급된다. 이것에 의하여 트랜지스터 61이 오프되고 트랜지스터 62는 온된다. 따라서, 음전압 VL은 부하저항 72와 73를 거쳐 트랜지스터 50과 53의 베이스에 공급되고 트랜지스터 50과 53은 둘다 오프된다. 다른 동작은 첫 번째 실시예의 경우와 동일하고 그의 설명은 생략한다. 이 실시예에서도, 첫번째 실시예에 의거하여 서술된 특징이 얻어 진다.
더욱이, 본 발명은 지금까지 서술된 실시예들로 제한되지 않고, 다양한 변화와 변경이 본 발명의 범위내에서 가능하다.

Claims (5)

  1. 다수의 메모리 셀(1A)와 메모리 셀에 연결된 다수의 비트선을 포함하는 메모리 셀 어레이(1), 비트선에 연결되는 메모리 셀에 저장된 데이타를 검출하기 위하여 대응 비트선에 각각 연결되고, 검출된 데이터를 표시하는 출력신호를 발생시키는 다수의 센스증폭기(41-44), 메모리 셀에 저장된 데이타를 전송하기 위한 다수의 센스증폭기에 공통으로 연결된 공통 데이타 버스(49,52), 센스증폭기에 의하여 검출된 데이타를 공급된 어드레스신호에 응답하여 공통 버스에 선택적으로 전송하기 위하여 다수의 센스증폭기에 각각 대응하여 제공되는 다수의 스위칭장치(50,53)로서, 상기 스위칭장치의 각각은 a) 전력전압원에 연결된 콜렉터, 공통 데이타 버스에 연결된 에미터, 및 데이타를 표시하는 센스증폭기의 출력신호를 수신하기 위하여 대응하는 센스증폭기에 연결된 베이스를 가지는 바이폴라 트랜지스터(50,53)를 포함하고, b) 제1전압레벨을 갖는 제1전력전압원, c) 제2전압레벨을 갖는 제2전력전압을 발생시키기 위한 제2전력전압원, 및 d) 상기 어드레스신호로 공급되고, 상기 바이폴라 트랜지스터와 상기 대응하는 센스증폭기 사이에 연결되고, 어드레스신호에 의하여 센스증폭기를 선택할때 센스증폭기를 구동하기 위하여 상기 제1전력전압원에서의 상기 제1전력전압을 상기 센스증폭기에 공급함으로써 어드레스신호에 응답하여 센스증폭기를 선택적으로 활성화시키며, 어드레스신호에 의하여 상기 증폭기를 선택하지 않을때 상기 제2전력전압원에서의 상기 제2전력전압을 상기 센스증폭기에 공급함으로써 센스증폭기를 비활성화시키되, 센스증폭기의 활성화가 발생하지 않도록 상기 제2전력전압의 상기 제2전압레벨이 설정되며, 상기 제1전력전압원(VH)에 연결된 소오스와 데이타를 표시하는 센스증폭기의 출력신호를 수신하기 위하여 대응 센스증폭기를 형성하는 제1바이폴라 트랜지스터(45)의 베이스에 연결된 드레인을 갖는 제1MOS 트랜지스터(61)를 포함하는 제어회로(54)를 더 포함하며, 상기 스위칭장치의 각각은 b) 제1전압레벨을 갖는 제1전력전압을 발생시키기 위한 제1전력전압원, c) 제2전압레벨을 갖는 제2전력전압을 발생시키기 위한 제2전력전압원, 및 d) 상기 어드레스신호로 공급되고, 상기 바이폴라 트랜지스터와 상기 대응하는 센스증폭기사이에 연결되고, 어드레스신호에 의하여 센스증폭기를 선택할때 센스증폭기를 구동하기 위하여 상기 제1전력전압원에서의 상기 제1전력전압을 상기 센스증폭기에 공급함으로써 어드레스신호에 응답하여 센스증폭기를 선택적으로 활성화시키며, 어드레스신호에 의하여 센스증폭기를 선택하지 않을때 상기 제2전력전압원에서의 상기 제2전력전압을 상기 센스증폭기에 공급함으로써 센스증폭기를 비활성화시키되, 센스증폭기의 활성화가 발생하지 않도록 상기 제2전력전압의 상기 제2전압레벨이 설정되며, 상기 제1전력전압원(VH)에 연결된 소오스와 스위치장치를 형성하는 제1바이폴라 트랜지스터의 베이스에 연결된 드레인을 갖는 제1MOS 트랜지스터(61)와, 제1MOS 트랜지스터의 드레인과 공통으로 제1바이폴라 트랜지스터의 베이스에 연결된 소오스와 상기 제2전원(VL)에 연결된 드레인을 갖는 제2MOS 트랜지스터(62)를 포함하는 제어회로를 더 포함하되, 상기 제1 및 제2MOS 트랜지스터는 각각 상기 어드레스신호와 상기 어드레스신호의 논리반전신호를 수신하기 위하여 제1 및 제2입력단자(A,B)에 연결된 각각의 게이트를 가져, 제1바이폴라 트랜지스터(50)를 오프하는데 충분한 베이스전압이 센스증폭기에 어드레스신호가 없을 때의 제1바이폴라 트랜지스터의 베이스에 공급되도록 상기 제2전력전압을 결정하는 다수의 스위칭장치(50,53), 및 공통 데이타버스를 따라 전송된 센스증폭기의 출력신호에 응답하여 어드레스된 메모리 셀에 저장된 데이타를 표시하는 출력 데이타신호를 발생시키기 위하여 공통데이타 버스에 연결된 데이타 식별수단으로 성되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 센스증폭기의 각각이 비트선(BL)에 연결된 베이스를 갖는 제2바이폴라 트랜지스터(45), 제1바이폴라 트랜지스터의 베이스에 연결된 콜렉터, 및 센스증폭기가 연결되는 비트선을 어드레싱하는 상기 어드레스신호에 응답하여 선택적으로 온되는 전류원(47)에 연결된 에미터로 구성되는 반도체메모리 장치 .
  3. 제1항에 있어서, 상기 비트선의 각각이 어드레스된 메모리 셀에 저장된 데이타를 전송하기 위한 제1비트선(BL1,BL2,BL3,BL4)과 반전된 논리상태로 어드레스된 메모리 셀내에 저장된 데이타를 전송하기 위한 제2비트선(
    Figure kpo00018
    ,
    Figure kpo00019
    ,
    Figure kpo00020
    ,
    Figure kpo00021
    )를 포함하고, 상기 공통 데이타 버스는 제1바이폴라 트랜지스터(50)의 에미터에 연결된 제1데이타 버스(49)와 제2데이타 버스(52)를 포함하고, 상기 스위칭장치의 각각이 전력전압원(VP)에 연결된 콜렉터, 제2데이타 버스(52)에 연결된 에미터, 및 데이타를 표시하는 센스증폭기의 출력신호를 수신하기 위하여 대응 센스 증폭기에 연결된 베이스를 갖는 제2바이폴라 트랜지스터(53)를 더 포함하며, 상기 센스증폭기가 제1비트선(BL1)에 연결된 베이스, 제1바이폴라 트랜지스터(50)의 베이스에 연결된 콜렉터 및 제2어드레스신호에 응답하여 온되는 전류원(47)에 연결된 에미터를 갖는 제3바이폴라 트랜지스터(45), 및 제2비트선(BL1)에 연결된 베이스, 제2바이폴라 트랜지스터(53)의 베이스에 연결된 콜렉터 및 제3바이폴라 트랜지스터(45)의 에미터와 공통으로 전류원(47)에 연결된 에미터를 갖는 제4바이폴라 트랜지스터(46)를 포함하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제어회로(54)가 상기 제1전력전압원(VH)에 연결된 소오스와 스위칭장치를 형성하는 제1바이폴라 트랜지스터(50)의 베이스에 연결된 드레인을 갖는 제1MOS 트랜지스터(61), 제1MOS 트랜지스터(61)의 드레인과 공통으로 제1바이폴라 트랜지스터(50)의 베이스에 연결된 소오스와 상기 제2전력전압원(VL)에 연결된 드레인을 갖는 제2MOS 트랜지스터 (62), 제1 및 제2MOS 트랜지스터(61,62)는 각각 상기 어드레스신호와 상기 어드레스신호의 논리반전신호를 수신하기 위하여 제1 및 제2입력단자(A,B)에 연결된 각각의 게이트를 가지며, 제1전력전압원(VH)에 연결된 소오스와 스위칭장치를 형성하는 제2바이폴라 트랜지스터(53)의 베이스에 연결된 드레인을 갖는 제3MOS 트랜지스터(63), 제3MOS 트랜지스터(63)의 드레인과 공통으로 제2바이폴라 트랜지스터의 베이스에 연결된 소오스와 제2전압원(VL)에 연결된 드레인을 갖는 제4MOS 트랜지스터(64)를 포함하며, 상기 제3MOS 트랜지스터(63)은 제1MOS 트랜지스터의 게이트와 공통으로 제1입력단자(A)에 연결된 게이트를 갖고, 상기 제4MOS 트랜지스터(64)는 제2MOS 트랜지스터의 게이트와 공통으로 제2입력단자(B)에 연결된 게이트를 가져, 제1 및 제2바이폴라 트랜지스터(50,53)를 오프하는데 충분한 베이스전압이 센스증폭기에 인가된 어드레스신호가 없을때 제1 및 제2바이폴라 트랜지스터(50,53)에 공급되도록 상기 제2전력전압을 결정하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제어회로(54)가 상기 제1전력전압원(VH)에 연결된 소오스, 와 드레인을 갖는 제1MOS 트랜지스터(61), 제1MOS 트랜지스터(61)의 드레인에 연결된 소오스와 상기 제2전력전압원(VL)에 연결된 드레인을 갖는 제2MOS 트랜지스터(62)를 포함하며, 제1MOS 트랜지스터(61)의 상기 드레인은 제1저항(72)을 거쳐 제1바이폴라 트랜지스터(50)의 베이스와 제2저항(73)을 거쳐 제2바이폴라 트랜지스터(53)의 베이스에 연결되며, 상기 제1 및 제2MOS 트랜지스터(61,62)는 각각 제2 어드레스신호와 어드레스신호의 논리반전을 수신하기 위하여 제1 및 제2입력단자(A,B)에 연결된 각각의 게이트를 가져, 제1 및 제2바이폴라 트랜지스터(50,53)을 온하는데 충분한 베이스전압이 센스증폭기에 인가된 어드레스신호가 없을때 제1 및 제2바이폴라 트랜지스터의 베이스에 공급되도록 상기 제2전력전압을 결정하는 반도체 메모리 장치.
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