JPH02101697A

JPH02101697A - 半導体メモリ回路

Info

Publication number: JPH02101697A
Application number: JP63252683A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-10-06
Filing date: 1988-10-06
Publication date: 1990-04-13
Anticipated expiration: 2011-02-21
Also published as: JPH0817036B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、半導体メモリ回路に関し、特に、その情報読
み出し部の動作を高速化させた半導体メモリ回路に関す
る。

［従来の技術］従来のこの種半導体メモリ回路の例を第５図に示す。同
図においてメモリセル１は、抵抗Ｒ１、Ｒ２、ＭＯＳト
ランジスタＱ＋ｏ、Ｑｔ＋からなるフリップフロップと
フリップフロップの状態を３売み出すためのゲート用Ｍ
Ｏ３）−ランジスタＱＩ２、Ｑｌ、とによって構成され
、そして複数個のメモリセルは行列状に配置されている
。そのうち、ワードデコーダ２によって指定された列の
メモリセルの情報がデジット線対ＤＩ　、Ｄ２に読み出
される。

そして、デジット線対Ｄ１、Ｄ２にはマルチプレクサ動
作（選択デジット線の情報のみをデータバスＤＢ１、Ｄ
Ｂ２に伝える）を行うＭＯＳ）−ランジスタＱ２　、Ｑ
３　、Ｑ６及びＱｌが配置されており、これらのトラン
ジスタを介してデータバスの差信号がバイポーラ・トラ
ンジスタＴ、　、Ｉ２から成るセンスアンプ３に送られ
る。このトランジスタＴ１、Ｉ２のコレクタは、他の多
数個あるすべてのセンスアンプ３のトランジスタのコレ
クタとともにリードバスＳＢ１、Ｓ８２に接続されてい
るが、ＭＯＳ）−ランジスタＱ１により選択された注目
センスアンプ３のコレクタ電流差の情報のみが、電流・
電圧変換回路４に送られる。電流・電圧変換回路４は、
バイポーラ・トランジスタＴ３、Ｉ４、抵抗Ｒ３、Ｒ４
、定電流源工！、Ｉ２により構成され、センスアンプか
らの信号は、ここで適正な電位情報に変換され、出力バ
ッファ回路５の入力端子Ｓ、　、Ｓ２へ入力される。

［発明が解決しようとする問題点］上述した従来の半導体メモリ回路においては、デジット
線対毎に、または複数本のデジット線対をまとめたデー
タバス毎にバイポーラ・トランジスタよりなる差動増幅
器（センスアンプ）が設けてあり、該バイポーラ・トラ
ンジスタの全てのコレクタが接続されているリードバス
対を通して電流・電圧変換用バイポーラ・トランジスタ
に差電流信号が送られているので、リードバスの配線は
そこに接続されている多数のバイポーラ・トランジスタ
のため大きな容量をもつこととなり、そのため信号伝達
速度が落ちるという欠点がある。

メモリ集積度の向上に伴い、デジット線対の数も増加し
つつあるなめ、この伝達速度の遅れは、近年謂著になっ
てきている。

［問題を解決するための手段］本発明による半導体メモリ回路は、複数のメモリセルと
、該複数のメモリセルの中から特定のメモリセルを選択
するように設けられた複数のワード線と、それぞれに前
記複数のメモリセルのうちのいくつかのメモリセルが接
続された複数対のデジット線と、前記複数対のデジット
線毎に若しくは前記複数対のデジット線の中から幾つか
をまとめたデータバス毎に設けられた、１対の出力端子
を有するセンスアンプと、複数のセンスアンプの出力端
子対が接続されたリードバス対と、１対のバイポーラ・
トランジスタを含み該１対のバイポーラ・トランジスタ
のそれぞれのエミッタには、前記リードバス対のいずれ
かのリードバスが接続されている電流・電圧変換回路と
を具備するものであって、前記複数のセンスアンプは、
それぞれの群が１対のリードバスを有する複数の群に分
割され、前記電流・電圧変換回路における前記１対のバ
イポーラ・トランジスタはそれぞれ複数のエミッタを有
し、前記１対のり−ドバスのそれぞれのリードバスは前
記１対のバイポーラ・トランジスタのいずれか一方のト
ランジスタのエミッタと接続され、かつ、異なる群に属
するリードバスは異なるエミッタと接続されている。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す回路図である。同図
において示されるように、メモリセル１はＮＭＯＳトラ
ンジスタＱＩＯ，Ｑｌｌと抵抗Ｒ１、Ｒ２とで構成され
るフリップフロップ型のメモリ情報保持部と、メモリセ
ルからデジット線Ｄ１、Ｄ２に接続されたメモリ情報伝
達用ＮＭＯＳ）ランジスタＱ１２、Ｑｌｇにより構成さ
れている。ＮＭＯＳトランジスタＱ１２、Ｑｌ３のゲー
トは、ワード線Ｗに接続され、ワードデコーダ２により
ワード選択される。幾つかのデジット線Ｄ１、Ｄ２は、
まとめられてデータバスＤＢＩ、ＤＢ２に共通に接続さ
れている。そして、デジット線り、、Ｄ２は、このデジ
ット線対の電位を設定するため負荷ＰＭＯＳトランジス
タＱ８、Ｑ９に接続されるとともにＰＭＯ８）−ランジ
スタＱ６、Ｑｌのソースに接続されているので、このＱ
６、Ｑ７のゲート電位Ｙ、の信号により、幾つかのデー
タバスＤＢ１、ＤＢ２に繋がるメモリセルのうち１つの
メモリセルがデジット選択される。選択されたセルの情
報は、ＮＭＯＳトランジスタＱ２、Ｑ３をゲート電位Ｙ
２によりオンさせることにより、ＮＭＯＳトランジスタ
Ｑ２、Ｑ３とＰＭＯ８）ランジスタＱ６　、Ｑ７　、負
荷ＰＭｏｓトランジスタＱ８、Ｑ９の抵抗比とメモリセ
ル１のＮＭＯＳトランジスタＱ１θ、Ｑ＋□に流れる電
流とにより決まる電位として、センスアンプ３のバイポ
ーラ・トランジスタＴ、　、Ｔ２のベースに入る。セン
スアンプ入力電位差は、１００〜２００ｍＶ程度である
。

該バイポーラ・トランジスタにより構成されるセンスア
ンプ３は、複数個の群（この例では２つ）に分割されて
おり、それぞれの群内のコレクタはリードバス５Ｂ１−
８Ｂ２あるいはｓＢ１′ＳＢ２’の配線対に接続され電
流・電圧変換回路４のバイポーラ・トランジスタＴ５、
Ｔ４あるいはＴ７、Ｔ８のエミッタ端子にそれぞれ接続
されている。トランジスタＴ３　、Ｔ？及びＴ４、Ｔ８
は、コレクタ、ベースをそれぞれ共通にしたマルチエミ
ッタ型トランジスタである。このトランジスタのベース
は、定電流Ｔｏによる抵抗ＲＯの電圧降下により約−５
００ｍＶに保たれている。

方、二つのコレクタは、それぞれ抵抗Ｒ３、Ｒ４に接続
され、この抵抗による電圧降下が電流・電圧変換回路の
出力電圧として出力バッファ５の入力端子Ｓ１、Ｂ２に
伝達される。この入力端子Ｓ１、Ｂ２の電位を決めるの
は、マルチエミッタ型トランジスタＴ３、Ｔ４、Ｔ７、
Ｔ８のいずれかのエミッタ端子から引かれる約１ｍＡの
ＮＭＯＳトランジスタＱｌによる定電流値及びオフセッ
ト用の約０．５ｍＡの定電流Ｉ３　＋ｒ、　、Ｉ４＋Ｉ
６であり、入力端子Ｓ、　、Ｂ２での振幅は約４００ｍ
Ｖとなる。

即ち、ＮＭＯ３）ランジスタＱ＋をゲート電位Ｙ１を上
昇させることにより定電流源として導通させると、特定
のセンスアンプ３が選択され、バイポーラ・トランジス
タＴ、、Ｔ２のベース電位差の信号は、コレクタ電流差
の信号としてリードバスＳＢＩ、ＳＢ２を通して電流・
電圧変換回路４のマルチエミッタトランジスタの片側の
トランジスタＴ３、Ｔ４のエミッタ端子に導かれ、抵抗
Ｒ３、Ｒ，ｓの電圧降下差として検出されるのである。

次いでこの差信号は、次の出力バッファ回路５に入力さ
れ、その出力端子Ｄ　ＯＵＴがら出力される。

一方、選択されたセンスアンプと同一の群に属する非選
択状態のセンスアンプ３は、定電流源のＮＭＯＳトラン
ジスタがオフしているため、信号は出力されず、リード
バスＳ８１、ＳＢ２に接続されているバイポーラ・トラ
ンジスタのコレクタ容量は負荷として作用する。しがし
、半数のセンスアンプ３′を含む群では、すべてのセン
スアンプが非選択なのでリードバスＳＢＩ’　、ＳＢ２
’による信号伝達はなく、非選択のセンスアンプ３′の
バイポーラ・トランジスタ群による負荷容量が情報読み
出し動作を遅らせることはなくなる。

従って、本発明によれば、センスアンプのパフ−を増加
させることなく動作速度を高速化することができる。

たとえばセンスアンプ数を２５６個とした時、バイポー
ラ・トランジスタのコレクタ容量は合計で１５〜２０ｐ
Ｆとなり、配線容量の数ｐＦよりはるかに大きくなる。

第２図にセンスアンプ群の分割数と伝搬遅延時間ｔｐｄ
との関係を示す。分割なしの点Ｐ１から分割数を増加さ
せるごとにｔｐｄは減少し、最適分割点Ｐ２に至る。こ
の場合は、４分割が最適である。しかし、それ以上では
、リードバス配線本数の増加、マルチエミッタトランジ
スタの大面積化のため、ｔｐｄは増加する。最適点Ｐ２
で設計した時、従来の点Ｐ１に比べｊｐｄを１〜２ｎｓ
減少させることができる。

次に、電流・電圧変換回路に用いられるマルチエミッタ
型バイポーラ・トランジスタの一例を第３図に示す。エ
ミッタ領域が、第１エミツタ領域３３、第２エミツタ領
域３４と２個所形成されている例で、両エミッタ領域の
中央にベース３５、側部にコレクタ３２が配置されてい
る。この構造では第１、第２エミツタのそれぞれのトラ
ンジスタが対称な形で働き、かつ、素子面積が小さくな
るなめ、寄生容量が小さくなり、動作速度のより高速化
が望める。

次に、第４図を参照して本発明の他の実施例について説
明する。

これは、第１図で示した先の実施例の電流・電圧変換回
路４部分をさらに改善したものである。

この実施例では、マルチエミッタ型バイポーラ・トラン
ジスタＴ４３、Ｔ４７及びＴ４４、Ｔ４８のエミッタに
定電流源としてＮＭＱＳトランジスタＱ４３、Ｑ４７及
びＱ４４、Ｑ４Ｂが接続されている。リードバスＳＢＩ
　ＳＢ２に接続されているセンスアンプ群が選択された
時、ＮＭＯＳトランジスタＱ４３、Ｑ４４のゲート電位
であるＹ４１を上昇させ定電流源としてオンさせる。こ
の時ＮＭＯ３ｌ−ランジスタＱ４７、Ｑ４８をゲート電
位Ｙ４□を下げオフさせることにより、選択されたセン
スアンプの群のエミッタに電流が集中できるため、トラ
ンジスタＴ４８、Ｔ４４の動作速度を回路全体のパワー
増加なしに高速化することができる。

［発明の効果］以上説明したように本発明は、各デジット線毎に、また
は、数本のデジット線をまとめたデータバス毎に設けら
れた、バイポーラ・トランジスタを用いた差動回路（セ
ンスアンプ）を複数個の群に分割し、各群毎に設けられ
た、当該群内のトランジスタのコレクタが接続されたリ
ードバス対を電流・電圧変換回路を構成するマルチエミ
ッタ型バイポーラ・ｌ・ランジスタ対の複数個あるエミ
ッタのいずれかに接続するものであるので、本発明によ
れば、選択されたセンスアンプの属する群の寄生容量の
みを実効あるものとすることができ、リードバスの主要
な寄生容量であるバイポーラ・トランジスタのコレタ容
量を１／（センスアンプ分割数）に減少させることがで
きる。このため、センスアンプや電流・電圧変換回路の
パワー増加あるいはゲート段数の増加なしに、半導体メ
モリ回路の読み出し動作を高速化することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
本発明の回路の動作説明図、第３図は、本発明の実施例
に用いられるマルチエミッタ型バイポーラ・トランジス
タの平面図、第４図は、本発明の他の実施例を示す回路
図、第５図は従来例の回路図である。１・・・メモリセル、　２・・ワードデコーダ、　３３
′・・・センスアンプ、　４・・・電流・電圧変換回路
、　５・・出力バッファ、　Ｗ・・・ワード線、　Ｄ、
Ｄ２・・・デジッ１へ線、　ＤＢＩ、ＤＢ２・・・デー
タバス、　ＳＢＩ、ＳＢ２、ＳＢ　］　’　、ＳＢ２’
・・・リードバス。

Claims

【特許請求の範囲】

　複数のメモリセルと、該複数のメモリセルの中から特
定のメモリセルを選択するように設けられた複数のワー
ド線と、それぞれに前記複数のメモリセルのうちのいく
つかのメモリセルが接続された複数対のデジット線と、
前記複数対のデジット線毎に若しくは前記複数対のデジ
ット線の中から幾つかをまとめたデータバス毎に設けら
れた、１対の出力端子を有するセンスアンプと、複数の
センスアンプの出力端子対が接続されたリードバス対と
、１対のバイポーラ・トランジスタを含み該１対のバイ
ポーラ・トランジスタのそれぞれのエミッタには前記リ
ードバス対のいずれかのリードバスが接続されている電
流・電圧変換回路とを具備する半導体メモリ回路におい
て、前記複数のセンスアンプは、それぞれの群が１対の
リードバスを有する複数の群に分割され、前記電流・電
圧変換回路における前記１対のバイポーラ・トランジス
タはそれぞれ複数のエミッタを有し、前記１対のリード
バスのそれぞれのリードバスは前記１対のバイポーラ・
トランジスタのいずれか一方のトランジスタのエミッタ
と接続され、かつ、異なる群に属するリードバスは異な
るエミッタと接続されていることを特徴とする半導体メ
モリ回路。