JPS6180586A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に関する。

〔背景技術〕

゛　サイエンスフォーラム社発行「超ＬＳＩデバイスハ
ンドブック」（発行日昭和５８年１１月２８日）３０５
項〜３１３項にも示されるようにＶＬＳＩメモリーの開
発が進められている。

スタティックＲＡＭ（ランダムアクセスメモリー）等の
記憶装置の大容量化、高速化が進められ、例えばスタテ
ィックＲＡＭＶｉＣＭＯ８ｔ−用いた６４にビットの大
容量製品の時代を迎えた。

半導体記憶装置（以下半導体メモリーという）の記憶容
量の大容量化（特に６４にビット以上）に伴って、半導
体チップ面積も増大し、ＲＡＭのアドレス回路の信号線
は大面積の半導体チップ上で長距離にわたり配置される
。これにともないアドレス回路の信号線の等何分布抵抗
も大きくなる。

また彼細化のためにフォトリングラフイー技術を改良す
ることによってアドレス回路の信号線の配線幅が２μｍ
以下となると、信号線の等何分布抵抗も一層大きくなる
。また大容量化に伴って各回路のファンアウトも大きく
なるので、次段ＭＯ８のゲート容量による負荷容量も大
きくなる。従つて、２μｍのホトリソグラフィ技術を用
いアドレス回路の全てがＣＭＯ３によって構成された６
４にピットＭＯ３ＲＡＭにおいては、アドレスのアクセ
スタイムは３０ｎｓｅｃが限界と思われる。

そこで本出願人等は、本発明前にアクセスタイムをさら
に高速化する技術として、パイボーラド、ランジスタと
、ＣＭＯ８とを混在させた記憶装置技術を開発した。

その概要を簡単に述べると以下のようなものである。

すなわち半導体メモリ内のアドレス回路、タイミング回
路などにおいて、長距離の信号線に寄生する容＋ｉを充
電および放電する出力トランジスタ及びファンアウトの
大きな出力トランジスタはバイポーラトランジスタによ
り構成され、論理処理、例えば反転、非反転、ＮＡＮＤ
、ＮＯＲ等を行う論理回路はＣＭＯ５回路より構成され
ている。ＣＭＯ８回路によって構成された論理回路は低
消費電力であり、この論理回路の出力信号は、低出力イ
ンピーダンスのバイポーラ出力トランジスタを介して長
距離の信号線に伝達される。低出力インピーダンスであ
るバイポーラ出力トランジスタを用いて出力信号を信号
線に伝えるようにしたことにより、信号線の浮遊容量に
対する信号伝播遅延時間の依存性を小さくすることがで
きるという作用によりて低消費電力で高速度の半導体メ
モリを得るというものである。

本発明者等は、前記したＢｉ　−ＣＭＯ８技術をもとに
してさらにアクセスタイムを高速化すべく検討を行なっ
た。本発明は、このように微細かつ超高速の記憶装置を
開発する過程において本発明者によってなされたもので
ある。

〔発明の目的〕

本発明の目的は、低消費電力化を達成しつつ、超高速の
記憶装置を提供することにある。

本発明のその他の目的と新規な特徴は本明細書の記載お
よび添付図面から明らかになるであろう。

〔発明の概要〕

本発明の代表的なものの概要を簡単に説明すると以下の
通りである。すなわち、入出力部の回路方式としてＥＣ
Ｌ　（エミッタカップルドロジック）を採用し、入出力
部における信号処理速度の高速化を図るとともに、アド
レスデコーダーやワード線ドライバー、センスアンプ等
においてもバイポーラトランジスタとＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　、それぞれの特徴を生かした回路構成を採用し、
超高速化を実現する。

一方、チップセレクト（Ｃ８）信号で駆動されるスイッ
チングＭ　ＯＳ　）ランジスタを利用して、定電流回路
を構成するトランジスタを待機時にオフさせ、低消費電
力化を図る。このような工夫をすることによって、上記
した本発明の目的を達成することができる。

〔実施例〕

第１図、第２図に、本発明が適用されだスタティツクＲ
ＡＭの全体構成が示される。第１図は、ワード線Ｗ□　
、Ｗ、・・・を選択するための回路の構成を示し、第２
図は、データ線選択回路、データ読出し回路、データ書
込み回路等の構成を示すものである。以下これらの図を
用いて、メモリーセルＭｘに記憶されたデータの読出し
の際の回路動作、メモリーセルＭｘへのデータ書込みの
際の回路動作を順をおって説明しながら、信号処理速度
向上のだめの、回路構成の特徴を説明していく。

なお本明細書および図面には、各種の制御信号が記載さ
れるが、それらについて簡単に説明しておく。

Ｃ３（Ｃ３）信号は、チップセレクト信号とよばれ、メ
モリーチップを並列接続して、記憶容ｆＬ。

を拡張した記憶装置等において、１つのメモリーチップ
を動作状態にするか非動作状態（待機状態）にするか全
制御する信号であり、Ｃ８が「Ｌ」レベルでそのチップ
が動作状態となる。

ＷＥ　（ＷＥ　）は、ライトイネーブル信号とよばれ、
記憶装置をデータ読出しモードとするかデー夕書込みモ
ードにするかを制御する信号である。

ＷＥがｒＬＪで書込みモード、ｌ’−ＨＪで続出しモー
ドとなる。

ＶＢＢ　　は、Ｅ　ＣＬにおける基準電圧を表わす。

又、図面の記載かられかるように１本発明は高速かつ、
その論理振幅が小さいＥＣＬ回路を採用しているために
、電源電圧（Ｖｃｃ）の変動をおさえる必要があり、そ
のために電圧変動が小さい接地岨位を電源電圧とし、負
電源（−５，２Ｖ）ｉ用いて回路？動作させている。図
中負′亀源は、小さな丸記号で表わされている。これら
の前提のもとに説明していく。

第１図、第２図に示されるように、このスタティックＲ
Ａ　Ｍは、その入力部にＥＣＬ形式の入力バノファｌｉ
具備し、ＥＣＬコンパチブルとなっている。アドレス信
号入力端子へ〇〜へ１３　には、例えば大型コンピュー
タ内に設けられたメモＩＪ　＋ドライバーから発生する
ＥＣＬレベルの信号（ハイレベルニー０．９Ｖ、ロウレ
ベル：１．７Ｖ）が入力される。

入力バッファ１からは、マルチエミッタ構造のエミッタ
フォロワーＱ、、Ｑ、等を介して相補出力信号ａｏ　ｌ
　ａｏ　ｌ　ａｌ　ｌ　ａｆｆｉ・・・が得られる。次
にこの出力信号は、ブレデコード回路に入力され、ワイ
ヤードオア論理がとられる。この場合ワイヤードロジッ
クのため複数の論理ゲー）１設ける必要がなく、各ゲー
トにおける信号伝達速度の低下を招くことがない。

次にＣＭＯＳインバータを用いた、レベル変換回路２に
おいてＥＣＬ信号レベルからＣＭＯ３信号レベルへの信
号レベル変換が行なわれる。

すなわち、レベル変換回路２からは、ハイレベルがＯｖ
、ロウレベルが−５，２■のＣＭＯＳレベルの信号が得
られる。

レベル変換回路における一段目のＣＭ　ＯＳインバータ
には、ダイオードＱｓｓ＋Ｑａｔ等が挿入されているが
、これは次の理由による。ＥＣＬレベルの信号は、その
論理振幅が小さくこの信号でＣＭＯ８を駆動すると、例
えばローレベルがＣＭＯＳのゲートに印加されたときに
、ＣＭＯ３ｔ−構成するＮチャンネルＭＯ３ＦＥＴが完
全にオフせず２ＭＯ８，ＮＭＯ３が同時オン状態となっ
て大きな貫通電流が流れてしまう。

このために、ダイオード金負電源と８ＭＯ８ＦＥＴのソ
ースとの間に挿入し、そのソースの電位をもちあげるこ
とによって、微少振幅で入力信号が撮れた場合にもＮ　
Ｍ　ＯＳを完全にオフさせ、貫通屯ａｔ防止することが
できるようにしている。

次にメモリーセルｉｌ’Ｊ　Ｘに記憶されているデータ
の読出し動作を具体的に説明していく。１ず第１図を用
いて、ワード線Ｗ１を選択する動作を説明する。アドレ
ス信号入力端子Ａｏ　＋　Ａ＋　＋　Ａｔに印加される
信号にもとづき８つのアドレス選択信号が作成され、ア
ドレス信号入力端子Ａ３〜Ａ。

に印加される信号にもとづき同じく８つのアドレス選択
信号が作成されるが、これら８つのアドレス選択信号の
うち、どれか１つのみがローレベルとなり、その他はハ
イレベルとなる。ワード線Ｗｘ全選択するときは、ａｏ
　＋　ａｌ　ｌ　ａｌの論理和信号であるアドレス選択
信号ａＱ　＋８ｍ　＋ａ２をローレベル■；アドレス選
択信号ａｊ　＋ａ４　＋ａ５をローレベルの）とする。

又、アドレス信号入力端子Ａ、、Ａ、に印加されるアド
レス信号によって作成されるアドレス選択信号ＸＬ、、
ｘＬ、。

ＸＲ，、ＸＲ，のうちＸＬ、をハイレベル０とし、他を
ローレベルとする。すると、ＰＭＯ３Ｍａｎ　。

Ｍ＊＠　がオフし、ＮＭＯＳ　Ｍ？（＋　１Ｍｙｓ　７
５ニオ７となる。この結果Ｐ　ＭＯＳ　Ｍａｔ　１Ｍａ
ｎ　がオフ、ＮＭＯＳ　Ｍａｓ　２Ｍ。７がオンする。

一方、ＸＬ、がローレベル、ＸＬ、がハイレベルである
から、これらのラインに接続されるＰＭＯ８Ｍ８゜、が
オフ。

ＮＭＯ８Ｍｓｔがオン、Ｉ’ＭＯ８Ｍ６４がオン。

ＮＭＯ５Ｍｅｅ　がオフする。この結果ワード線ドライ
バーであるＣＭＯＳインバータ３ａのゲートＫｆｄ、ロ
ーレベルが、ＣＭＯＳインバータ３ｂのゲートにンよ、
ハイレベルが印加され、その出力信号でもってワード線
Ｗｌがハイレベルに駆動され、選択される。通常、ワー
ド線ドライバーとしては、２人力ＮＯＲゲートやＮＡＮ
Ｄゲートヲ組み合せた複合ゲートが用いられるが、この
実施例では、ＣＭ　ＯＳインバータ１段だけでワード線
を駆動する構成とし、信号伝達スピードの高速化を図っ
ている。

犬に相補データ線対り、、Ｄ、を選択するだめの回路動
作、およびデータ読出し動作を説明する。

この場合、第２図において、アドレス信号入力端子Ａｙ
　、Ａｓに印加されるアドレス信号にもとづき作成され
るアドレス選択信号である論理和信号Ｂｙ　＋ｎ＠　＋
　ａｙ　＋Ｒａ　＋　ａＷ　＋ａ暑、ａ丁＋ａｇ　　の
うちａｙ　＋ａ＠のみがローレベルになるようにする。

又、アドレス信号入力端子Ａ＠　ＨＡＩＯに印加される
アドレス信号にもとづき作成されるアドレス選択信号（
論理和信号）　ａ＠　十ａｌ。、ａ、＋ａｌ。。

ａ９　＋ａｌ（１、ａ＠　十ａ１ｏ　　のうちａｌＩ＋
ａ１６のみがローレベルになるようにする。

またアドレス信号入力端子Ａ１１ｔＡ１１　　に印加さ
ねるアドレス信号にもとづき作成されるアドレａ目＋ａ
Ｂ　　のうちａｌｌ十ａｌｔ　　のみがローレベルにな
るようにする。

またアドレス選択信号ａ１３＋ａｉｊ　　がそれぞれロ
ーレベル、ハイレベルとなるように設定する。

すると、各回路において、第２図中に示されるようなレ
ベルの信岩が発生し、ラインｌＩＯがＩ・イレペルとな
る。一方うイン右。に接続するＮＭＯ３Ｍ＠、　、　Ｍ
１１！　、　Ｍ　、４　、　ＭＨのうち、Ｍ９゜のみが
オンし、ラインＡ’１６のハイレベルがカラムスイッチ
を構成するＮ　Ｍ　ＯＳ　Ｍｏｏｔ　１Ｍｔ。、のゲー
トに伝達されこれがオンする。すなわちデータ？ＪＪＤ
ｔ　。

Ｄ、が選択される。

メモリーセルＭｘにおいて、いまＮ　Ｍ　ＯＳ　ＩＶ、
ａ　ａがオン、Ｍ４．がオフしているとするとデータ線
Ｄ　Ｉ　＋ＤＩの電位は、それぞれローレベル　／Ｓイ
レペルへと変化する。この相補データ線対の電位差は、
１００ｍＶ程度になるように設計さ−れている。このよ
うな微少な電位差を差動対をなすバイポーラｎｐｎ　　
トランジスタＱ＊ａ、Ｑ＊。等からなるセンスアンプＳ
ＡＩでセンスする。バイポーラトランジスタで構成され
た差動増幅器は、相互コンダクタンス（ｇｍ）が高く、
切替り特性がするどいため、微少なデータ線間の電位差
を高速にセンスすることができる。いまデータ線りがノ
・イレベル。

ＤがローレベルであるからトランジスタＱｏａがオン状
態となり、（トランジスタＱｅｏがオフ状態となる）ラ
インＬｓ　、Ｌｓ　ｋ介して電流Ｉｅ吸込む。

データアウトブストバソファーＤＯＢは、第３図に示さ
れるような回路構成となっており、上記電流Ｉが流れる
と抵抗Ｒ□における電圧降下が増大しラインＡｃｔｓに
ローレベル、ライン１１！にノーイレペルが表われる。

この結果、バイポーラ差動増幅回路よりなる出力回路か
らローレベルの信号′が得られデータ出力端子Ａ　１ｓ
　を介して出力される。

すなわちメモリーセル〜■工のデータが、読出される。

データを書込む場合は、前記した回路動作によりメモリ
ーセルラ選択し、データ入力端子Ａ１４゜データインプ
ットバッファＤＩＢ’！ｚ介してデータ全入力し、この
情報を相補データ線対り、Ｄ、　　トランスファーＭ　
ＯＳ　ｋ介してメモリーセルに記憶させる。データイン
プットバッファＤＩＲは、第４図のような回路構成とな
っている。

以上、スタティックｌ（ＡＭの全体構成および高速化の
ための回路上の工夫を説明した。

次に、本発明のもう１つの特徴である低消費電力化の工
夫につき説明する。本発明のスタティックＲＡＭは、Ｅ
ＣＬ回路形式、バイポーラ差動増幅器等をアドレスデコ
ーダ、センスアンプ、人出カバッファ等に用い、信号処
理スピードの向上を図るとともに、内部のメモリーセル
等を低消費電力のＣＭＯ５’ｅ用いて構成し、消費電力
の低減を図っている。しかし本発明者等の検討によって
、メモリーチップが選択されない、いわゆる待機時にお
いても、定常電流が全体として数１０ｍＡも流れ（動作
時の電流は約１００ｍＡである）、消費電力が極めて大
きくなってしまうことが明らかとなった。この対策とし
て本発明者等は、待４９時にチップセレクト信号Ｃ８に
よって、定電流源をオフさせ、大幅な消費電力低減を図
る技術を考え出した。以下図面を参照して具体的に説明
する。

第５図はチップ外部から印加されるチップセレクト信号
Ｃ８から、ＥＣＬレベルのチップセレクト信号ｃｓ、ｃ
ｓ、を得るための、あるいは、ライトイネーブル信号と
の論理和信号ＷＥ＋Ｃ３を得るための回路溝成例である
。第６図は、ＥＣＬ回路における基準電位発生回路の例
である。第７図〜第１０図は入出力バッファにおける定
電流回路全溝酸するトランジスタのバイアス電圧（２Ｖ
ＢＫ）発生回路の回路構成例を示すものである。

同図かられかるようにチップセレクト信号Ｃ８（あるい
はＣ８）により駆動されるスイッチングＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｍ、、。〜Ｍ１８．が設けられており：チップ非
選択時にこれらのＭＯ３ＦＥＴｔ駆動して、バイアス電
圧が発生しないようにしている。

チップ選択時にチップセレクト信号Ｃ８はｒＬＪになる
から、第７図においては、チップ選択時には、ＰＭＯ８
Ｍｔａｏが導通し、ｎｐｎ　）ランジスタＱ＋４ｇのペ
ースにバイアスが印加されるが、チップを非選択とする
ためにチップセレクト信号ＣＳがｒＨＪとなるとＰＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｍ、、。がオフし、ｎｐｎ　　）ラン
ジスタＱｊ　４３のペースにバイアスが印加されなくな
る。このためバイアス電圧（２ＶＢｇ）が得られず、例
えば第１図の入力バッファにおける定電流源を構成する
ｎｐｎ）ランジスタＱ４等がオフし、無駄な定常電流が
流れるのを防止する。

第８図に示される実施例では、チップが非選択となって
ＣＳがｒＨＪとなるとＮＭＯ３Ｍ１ｓｓがオンしｎｐｎ
　　トランジスタＱ１４４のベース電位を強制的に最低
電位にしてトランジスタＱ１ａ４にオフさせ、バイアス
電圧の発生を阻止する。

第９図（７）例ＴＨ１Ｐ　ｒｖｆＯＳ　Ｍｔａｔ　トＮ
ＭＯＳＭｌ、３をチップセレクト信号Ｃ８によって相補
的に導通せしめ、待機時におけるバイアス電圧の発生を
阻止する。

第１０図は、バイアス電圧（２ＶＢＥ）発生回路の変形
例であって、Ｃ８によって駆動きれるＭＯＳＦＥＴを用
いて、待機時におけるバイアス電圧の発生を防止するこ
とは前記実施例と同様である。

第１１図、第１２図、第１３図には、それぞれＶ（５，
，１−５ｖａｆｆｉ、ｖｃｓ”　Ｄｏというバイアス電
圧（第１図〜第４図参照）の発生回路を示し、前掲の実
施例と同様にチップセレクト信号Ｃ８によって枢動され
るスイッチングＭＯ８ＦＥＴｋ設はデツプ非選択時にお
けるバイアス電圧の発生を阻止する構成となっている。

スイッチングＭＯ８ＦＥＴのかわりにバイポーラトラン
ジスタ全スイッチング素子として用いてもよいが、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　７（用いる方が設計上好都合である
。

すなわちＭＯＳＦＥＴは、オン時の抵抗ＲＯＭがかなり
大きいために、電流制限用抵抗が不要であり、又、ゲー
ト、ソース間の電圧もバイポーラトランジスタにおける
ベース・エミッタ間電圧のような極端な定電圧特性を示
さず、ゲート電圧からバイアス電圧が決まってしまうこ
とも防止できるからであめ。

通常はバイポーラ回路において、ＭＯＳＦＥＴからなる
スイッチ手段を単独で形成することは、ｌＪ造プロセス
ＩＭ雑化させる等の問題があめが、本発明では、メモリ
ーセル部のＭＯ’Ｓ　Ｆ　Ｅ　ＴとスイッチングＭ　Ｏ
Ｓ　Ｆ　ｌ；　Ｔとを同時形成でき、なんらプロセスを
複雑にすることがない。

本発明者等の検討によれば、このような回路構成とする
ことにより、待機時の消費電力を動作時の１／１０程度
にすることが可能であることが明らかとなっている。

〔効果〕

本発明によれば、消費電力全低減しつつＥＣＬメモリー
相当のアクセスタイム（例エバ２５　ｎｓ　）をもつ超
晶速大容量メモリーを提供することが可能と）する。

〔利用分野〕

本発明は、記憶装置全搬に適用でき、さらにその他の半
導体装置にも適用可能である。特に、大型コンビーータ
におけるギヤッシェメモリー等の超高速性が要求される
記憶装置に用いて特に有効である。

図面のｔｆｉ拳な説明 第１図は、本発明の適用されたスタティックＲＡＭの要
部の回路図であシ、 第２図は、同じく、本発明の適用されたスタテイックＲ
Ａ　Ｍの要部の回路図であり、第３図は、データアウト
プットバッファ（ＤＯＢ”）の具体的回路構成を示し、 第４図は、データインプノトバノファ（ＤＩＢ）の具体
的回路４′１を成を示し、 第５図は、Ｃ８，Ｃ８，ＷＥ＋Ｃ３といった制御信号の
発生回路を示し、 第６図は、ＥＣＬにおける基準電圧（Ｖ、Ｂ）発生回路
全示し、 第７図〜第１０図は、バイアス電圧（２ＶＢＥ）発生回
路における具体的回路構成を示し、２１３１１図は、バ
イアス電圧（Ｖｃｓｔ）発生回路の具体的回路構成を示
し、 第１２図は、バイアス電圧（１，５ＶＢＥ　）発生回路
の具体的回路構成を示し、 第１３図は、バイアス電圧（Ｖｃｓ−Ｄｏ）発生回路の
具体的構成に示す回路図である。

１・・・入カハッファ、２・・・Ｅ　ＣＬ　−ＣＭ　Ｏ
Ｓレベル変換回路、ＭＸ・・・メモリーセル、ＳＡＩ・
・・センスアンプ、ＤＩＢ・・・データ人力バッファ、
ＤＯＢ・・・データ出力パンファ◎ 派　　　６　ξ　　い ）　”処 第　　７　　図 第　　８　　図 第　　１０　図

Claims (1)

1. 【特許請求の範囲】 １、（１）複数のメモリ・セルと、 （２）上記複数のメモリ・セルから特定のメモリーセル
   を選択するためのアドレス回路と、 （３）情報の読出し、書込みを扱う信号回路と、を具備
   し、 （４）上記アドレス回路および情報の読出し・書込みを
   扱う信号回路の主要部はバイポーラトランジスタからな
   るとともに、少なくとも１つの定電流回路を有し、 （５）上記情報の読出し・書込みを扱う信号回路は、外
   部から与えられる制御信号によって制御され、 （６）上記定電流回路は、上記制御信号によって制御さ
   れることを特徴とする半導体集積回路装置。 ２、上記アドレス回路および情報の読出し・書込みを扱
   う信号回路の一部は、エミッタカップルドロジック（Ｅ
   ＣＬ）からなることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。