JPS61278941A

JPS61278941A - 電子制御装置

Info

Publication number: JPS61278941A
Application number: JP12119085A
Authority: JP
Inventors: Norikazu Nakamura; 中村　法一
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 1985-06-04
Filing date: 1985-06-04
Publication date: 1986-12-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

及服辺旦追［産業上の利用分野］本発明は割込処理を行なうマイクロプロセッサを備えた
電子制御装置に関し、詳しくは複数の割込手段からの割
込信号の状態に基づいて行なわれる複数の割込処理に高
い自由度を持たせた電子制御装置に関する。［従来の技術］近年、マイクロプロセッサを用いて各種の処理・制御を
行なわせる電子制御の手法が、産業の広い分野に亘って
急速に普及しているが、こうした電子制御による処理の
手法のひと５に割込処理がある。こうした割込処理は、
マイクロプロセッサの処理速度に対して動作速度の遅い
周辺機器、例えばキーボードやテープリーダおるいはプ
リンタや制御用モータ等の入出力装置とのデータの授受
を、マイクロプロセッサの処理速度を低下させることな
□く実行するといった目的で、あるいはいつ生じるかわ
からないような現象、例えば周辺装置故障、電源異常や
メモリのパリティエラー等が生じた時、これに対処して
データの退避等の特定の処理を実行するといった目的で
、用いられる。ところで、割込処理を実行するに際して２つ以上の割込
要求源がある場合には、割込要求がどの要因によるかを
判別しなければならない。通常マイクロプロセッサには
、割込を受けつける信号線としてコないし数本の限られ
たものしか用意されていない。従って、直接割込要因を
特定できない場合が多く、これを識別するには、その処
理を一旦割込処理用のプログラムに移した上で、プログ
ラムによて割込要因となったものを探索するか、おるい
はインタラブドベクタテーブルを用いたベクタ割込によ
って割込要因を特定するのが一般的であった。後者の例として、例えばマイクロプロセッサ８０８０Ａ
（インテル社製）では、割込要求信号■ＮＴを取込んだ
後、次のフェッチサイクルで割込ベクタを含んだりスタ
ート命令を読み込ませることによってＲ３ＴＯからＲ８
Ｔ３８までの８つの割込要求源を、識別することができ
る。また、マイクロプロセッサＺ８０　（ザイクロ社製
）では、この機能の他に、割込要求が入力されると、次
のフェッチサイクルで割込処理用のデータ（ベクタデー
タと呼ばれる）を読み込み、このデータを下位バイトと
しマイクロプロセッサ内部のＩレジスタの内容を上位バ
イトとするアドレスの内容（このアドレスにインタラブ
ドベクタテーブルが置かれている）を間接アドレスとし
て、特定のアドレスからプログラムを開始する所謂モー
ド２の機能があり、■レジスタの内容をそのままとして
も１２８個までの割込要求源を識別することができる。［発明が解決しようとする問題点コしかしながら、こうした割込要因の識別を行なって割込
処理を実行する従来の電子制御装置には次のような問題
があった。（１）　割込要求をマイクロプロセッサに出力した割込
要因を割込処理用のプログラムによって探索・識別する
ものでは、割込要因が増えるに従って探索に時間がかか
り、応答性が十分でなくなってしまうという問題がおっ
た。しかも、割込要因の探索・識別に時間を要するよう
になると、その間に別の割込を要求する割込信号が出力
されることも考えられ、この場合に、どちらの割込信号
に対応した処理から処理するかといった判断も併せ行な
わねばならず、応答速度を増々遅くすることになりかね
ない。この結果、割込要因となる周辺の入出力機器が多
い場合には、制御そのものが充分に行なわれなくなるこ
とも考えられた。（２）　従来の割込処理では、個々の割込要因を全く独
立したものとして扱うので、ベクタ割込によって割込要
因を特定するものでは、割込を要求する複数の割込信号
の間に優先順位をつけておく必要がめった。即ち、２つ
の以上の割込が同時に生じた場合には、プライオリティ
エンコーダ等によってハードウェアとして予め割付けら
れた優先度の高いものから処理を実行するのである。ま
た、ひとつの割込処理の実行中にその優先度より低い優
先度の割込信号が生じた場合には、現在実行中の割込処
理の終了まで新たな割込処理は実行しない。従って、状況に応じて割込の優先度を変更しようとして
も、優先度はハードウェアによって定まる為、これを変
更することは極めて困難でおった。また、同時に複数の割込信号が生じた場合に、全く別の
処理、つまり個々の割込の要求に対応した処理以外の処
理を実行しようとすれば、優先度の高い割込の要求に対
応した割込処理において、他の割込要因の状態を調べ、
必要に応じて他の処理に移行するといった手法をとる必
要がある。この為、割込信号が入力されてから実際に必
要な処理が開始されるまでにはか′なりの時間を要し、
処理の応答性が悪化して、割込による高速処理の実現と
いう当初の目的に反する結果となってしまうことがあっ
た。従って、所定の時間内に処理が終了せず、装置の動
作を充分に実現することができないといった影響を与え
てしまうことも考えられた。また、複数の割込要因に対して優先順位を与えるハード
ウェアを付加することは、回路構成を複雑にし、部品点
数・組立工数の増加やコストの高騰を招くことにもなっ
ていた。そこで本発明は上記の問題を解決することを目的として
なされ、割込処理の高速応答性という機能を十分に生か
しながら、複数の割込要因に対して自由度の高い割込処
理を実現しえる電子制御装置を提供するものである。Ｒ皿塁璽虞［問題点を解決するための手段］係る目的を達成すべく、本発明は問題点を解決するため
の手段として次の構成をとった。即ち、第１図に示すよ
うに、所定の条件において割込信号を発生する複数の割
込手段Ｍ１と、該割込手段Ｍ１の少なくとも一つが割込
信号を発生したことを検出して割込要求信号を出力する
割込要求信号出力手段Ｍ２と、複数の割込処理の各実行
開始アドレスを予め所定の領域に記憶しておく記憶手段
Ｍ３と、上記割込要求信号が入力された時、上記記憶さ
れた実行開始アドレスを用いて、所定の割込処理を実行
するよう構成されたマイクロプロセッサＭ４と、を備え
た電子制御装置であって、上記複数の割込手段Ｍ１から
の割込信号を入力し、該割込信号の組み合わせ状態に直
接対応する割込データを上記マイクロプロセッサに出力
する割込データ出力手段Ｍ５を備えると共に、上記マイ
クロプロセッサＭ４は、上記割込要求信号を入力した時
、該割込要求信号に基づいて上記割込データ出力手段Ｍ
５か−ら割込データを入力する割込データ入力手段Ｍ６
と、該入力された割込データに基づき上記記憶手段Ｍ３
に記憶された複数の割込処理開始アドレスのひとつを選
択してプログラムの実行アドレスを変更する変更手段Ｍ
７と、を具備して構成された電子制御装置の構成がそれ
である。尚、上記構成において、記憶手段Ｍ３は複数の割込処理
の各実行アドレスを予め所定の領域に記憶しておくもの
であって、例えば８０系のマイクロプロセッサＭ４にお
いて割込要求信号の入力時にリスタート命令を実行する
よう構成した場合、アドレス＆ＨＯＯＯＯ＋ｎｘ＆Ｈ８
（こコテ＆Ｈは１６進数であることを示す符号、ｎはＯ
〜７の整数）から一旦プログラムが実行されるので、こ
こに分岐命令とその分岐先のアドレスを格納しておけば
、これを実際の割込処理を実行するプログラムの開始ア
ドレスのテーブルと考えることができる。また２８０に
おけるモード２の割込を用いる場合には、割込要求信号
が入力された時、マイクロプロセッサＭ４は割込データ
入力手段Ｍ６によって外部から読み込んだ割込データを
下位バイトとし、内部のＩレジスタのデータを上位バイ
トとして用い、これらが示すアドレスの内容を実行開始
アドレスとして、割込処理へ分岐する。従って、これが
割込プログラムの実行開始アドレスを記憶した所定の領
域に対応している。また、これらの開始アドレスは必要
に応じて、書き替えて、新たな割込処理条件や優先度を
設定することも容易である。割込データ出力手段Ｍ５は、複数の割込手段Ｍ１の割込
信号の組み合わせ状態に直接対応した割込データを、割
込データ入力手段Ｍ６を介してマイクロプロセッサＭ４
に出力するものであって、複数の割込手段Ｍ１の割込の
要求に対して固定された優先順位を与えるものではない
。通常のマイクロプロセッサＭ４では割込データはデー
タバスを介して入力されるが、このデータバスにトライ
ステートなバッファ（ワイアードオアが可能なバッファ
）を介して、割込手段Ｍ１の割込信号を直接出力する構
成としてもよい。尚、この時、リスタート命令を用いる
手法では通常８ビツトのマイクロプロセッサで３本の、
一方、ベクタ割込を用いる場合には間接アドレッシング
の関係で最大７本の、独立した割込手段Ｍ１からの割込
信号を入力することができるが、これらの信号線の数は
もとよりマイクロプロセッサＭ４の構成によって定めら
れる。［作用］以上の構成を有する本発明の電子制御装置は、複数の割
込手段Ｍ１が割込信号を出力した時、割込要求信号出力
手段Ｍ２によってこれを検出し、マイクロプロセッサＭ
４に割込要求信号を出力すると共に、割込データ出力手
段Ｍ５は、割込手段Ｍ１の割込信号の組合わせ状態に直
接対応した割込データをマイクロプロセッサＭ４に出力
する。マイクロプロセッサＭ４は、割込要求信号を受付けると
、割込データ入力手段Ｍ６によって割込データを入力し
、変更手段Ｍ７によって、この割込データに基づいてア
ドレッシングを行ない、記憶手段Ｍ３に予め記憶してお
いた割込処理の実行開始アドレスのひとつを選択し、プ
ログラムの実行アドレスを変更するように働く。従って、本発明の電子制御装置は、複数の割込手段Ｍ１
からの割込の要求に対して、固定した優先度によって処
理するのでなく、割込信号の状態の組み合わせに応じて
、自由に割込処理を設定でき、しかも割込処理において
プログラムによる分岐条件の判別を行なわないので、高
速なｇｌＪ込の応答性を維持したまま、多様な割込の条
件に対応した割込処理を実行するのである。［実施例］以下、本発明の好適な実施例を図面に基づいて詳細に説
明する。第２図は本発明一実施例としてのプリンタの構
成を示す概略構成図である。このプリンタは、ホストコンピュータ等からの印字デー
タ、あるいはビットイメージのデータを、コネクタ１を
介して入力し、プラテン３に装置された用紙５に印字を
行なうものである。電子制御ユニット１０はコネクタ１
を介してデータを入力し、このデータに従って、印字用
キャリッジ１２上の印字ヘッド１４への印字データの出
力、ＣＲ用ステッピングモータ１６による印字用キャリ
ッジ１２の往復動制御及びＬＦ用ステッピングモータ１
８によるプラテン３のラインフィード方向の送り制御、
を各々実行する。印字用キャリッジ１２はプラテン３に平行に設けられた
案内軸２０に摺動自在に支持されており、ＣＲ用ステッ
ピングモータ１６の回転によって、歯付ベルト２２を介
して、プラテン３の軸方向、即ち行方向の位置の制御が
行なわれる。電子制御ユニット１０は通常の印字を行な
う時には、印字用キャリッジ１２上の印字ヘッド１４へ
のデータの出力に同期して、印字用キャリッジ１２を行
方向へ１ドツト分送る制御を行ない、一方、キャリッジ
リターンを行なう場合には、ＣＲ用ステッピングモータ
１６を高速で逆方向へ回転させ、印字用キャリッジ１２
をホームポジション（左端）へ移送する。印字ヘッド１４は複数の発熱素子（図示せず）を有し、
印字用キャリッジ１２上に搭載された感熱転写用リボン
２４の顔料を溶融して熱的に転写・印字を行なうのでお
る。プラテン３に沿って移動される印字ヘッド１４への
印字情報の伝送は図示しないフレキシブルプリント板を
介して行なわれる。また、１行の印字が終了して、用紙５を１行分だけ搬送
する時は、電子制御ユニット１０は、ＬＦ用ステッピン
グモータ１８を駆動し、プラテン３を回転させる。尚、
以上説明した２つのステッピングモータ１６．１８の駆
動は電子制御ユニット１０より直接ステッピングモータ
の位相の切換を制御することによって行なわれる。電子制御ユニット１０は、第２図に示すように、周知の
セントラルプロセッシングユニット（ＣＰＵ）３０．Ｒ
ＯＭ３１．ＲＡＭ３２．タイマ回路３４、割込データ出
力回路３６等を中心に、データバス３８を介して、入出
力用の回路、即ちデータ入力ボート４０．モータ駆動回
路４１．印字データ出力回路４３等を相互に接続して構
成されている。ここでＣＰＵ３０は、ザイログ社製Ｚ８
０であり、ＲＯＭ３１は＆ＨＯＯＯＯから＆Ｈ７ＦＦＦ
までの３２にバイ１へ、ＲＡＭ３２は＆Ｈ８０００から
＆ＨＦＦＦＦまでの同じく３２にパイ１〜に割付けられ
ている。本実施例では、割込要因となる割込手段としては、タイ
マ回路３４とデータ入力ポート４０とがある。タイマ回
路３４は、ＣＰＵ３０よりインタ−パル時間をセットさ
れて、所定のインターバルで割込信号を発生するタイマ
を３個内蔵しており、この３個のタイマを、以下タイマ
Ａ、Ｂ、Ｃと呼ぶことにする。タイマＡはＣＲ用ステッ
ピングモータ１６の駆動時にその位相の切換のタイミン
グを、タイマＢはＬＦ用ステッピングモータ１８の位相
の切換タイミングを、タイマＣは印字ヘッド１４への印
字データの出力タイミングを、各々ＣＰＵ３０に対して
、割込として報知する。一方、データ入力ポート４０は
、コネクタ１を介して入力されたシリアルデータを８ビ
ツトのパラレルデータとした後、ＣＰＵ３０に対してデ
ータレディ（ＤＲ）を割込信号として知らせるよう構成
されている。本実施例ではデータ入力ポート４０はＲ３
２３２Ｃのシリアルボートとして構成されており、入力
された印字データまたはビットイメージのデータは、デ
ータ入力ポート４０によって８ビツトのパラレルデータ
に変換され、データバス３８を介してＣＰＵ３０により
読みとられる。割込データ出力回路３６は、タイマ回路３４のタイマＡ
、Ｂ、Ｃから各々出力される３本の割込信号ｌＮＴａ、
ｌＮＴｂ、ｌＮＴｃ及び入力ポート４０からの割込信＠
ＩＮＴｄを入力し、ＣＰＵ３０に対して割込要求信号Ｉ
ＮＴを発生する割込要求信号出力手段、及びＣＰＵ３０
からの割込応答ＩＮＴＡをうけて、データバス３８より
割込データをＣＰＵ３０に出力する割込データ出力手段
として働く。第３図はこの割込データ出力回路３６の構成を示す回路
図である。割込データ出力回路３６は、タイ？Ａ、Ｂ、
Ｃからの割込信号ｌＮＴａ、ｌＮＴｂ、ＩＮＴＣ及び入
力ポート４０からの割込信号ＩＮＴｄ入力する４人力Ｎ
ＯＲゲート５０と、ゲート付のトライステートバッファ
５２とから構成されている。また割込信号ｌＮＴａ、ｌ
ＮＴｂ。ｌＮＴｃ、ＩＮＴｄは各々データバス３８のＤｌから０
４　　（下位２ビツト目から下位５ビツト目まで）にト
ライステートバッフ１５２を介して出力されており、他
の４ビツト（Ｄｏ、Ｄ５．Ｄ６゜Ｄ７）はグランドレベ
ルにおとされている。従って、トライステートバッファ
５２のゲートＧをロウアクティブとしてゲートを開くと
、割込信号の状態をデータバス３８を介して読みとるこ
とができ、割込信＠ｌＮＴａ、ｌＮＴｂ、ＩＮＴＯ，Ｉ
ＮＴｄのうち少なくともひとつがハイアクティブとなっ
ている場合には、トライステートバッファ５２の出力、
即ち割込データは＆ＨＯ２から＆Ｈ１Ｅまで（バイナリ
コードで表わせば、ｏｏｏｏｏｏｉ。から０００１１１１０まで）の１５組の値をとりえる。ＣＰＵ　（２８０）３０は、内部の割込許可用フリップ
７０ツブＩＦＦＩの状態が割込許可状態（値１）であれ
ば、実行中の命令サイクルの最後のクロックの立ち上が
りの時に、割込データ出力回路３６の割込要求信号「Ｎ
］“をサンプリングする。この割込要求信号ＩＮＴは４
人力ＮＯＲゲート５０の出力信号となっているので、割
込信号ｌＮＴａ、ｌＮＴｂ、ｌＮＴｃ、ＩＮＴｄのうち
少なくともひとつ、例えばタイマＡの割込信号ｌＮＴａ
がハイアクティブとなった時に、アクティブロウとされ
ている。ＣＰＵ３０は、割込要求信号ＩＮＴが、アクティブロウ
となっていると、通常の命令実行処理を中断し、プログ
ラムカウンタＰＣの値をインクリメントすることなく、
特別の割込処理サイクルを、以下のように開始する。（１）　このサイクルでは、ＣＰＬ、１３０は割込応答
信号ＩＮＴＡをロウアクティブとすると共に、まず、デ
ータバス３８を介して、割込データ、即ちトライステー
トバッファ３２の出力を読み込む処理が行なわれる。（２）　　ＣＰＵ　（Ｚ８０）３０がモード２と呼ばれ
る割込モードにおれば（このモードはソフトウェアによ
って予めセットされている）、ＣＰＵ３０は続けてベク
タ割込と呼ばれる処理を起動する。即ち、第４図に図示
するように、上記のサイクルで読み込んだ割込データ（
ここでは＆ＨＯ２）を下位バイトＶとし、予めＣＰＵ３
０内部に用意されたＩレジスタの内容を上位バイトＩと
し、両者を併せてアドレスＩ十Ｖとする。（３）　次に、ＣＰＵ３０は７ドＬ／スＩ＋Ｖの内容ｙ
とＩ＋Ｖ＋１の内容Ｘを間接アドレスとして入手し、デ
ータｙを下位バイト、データＸを上位バイトとしてプロ
グラムカウンタＰＣにセットする。（４）　この結果プログラム実行アドレスはアドレスｘ
＋ｙに移行し、以下、割込処理として用意された割込処
理プログラムが実行される。以上の処理（１）ないしく４）は、所謂ソフトウェアに
よる処理ではなく、割込データ入力手段。変更手段としてＣＰＵ３０に予め備えられた固有の機能
であり、ハードウェアとして極めて高速に行なわれる。以上説明したように、本実施例では、４つの割込要因（
割込信号ｌＮＴａ、ｌＮＴｂ、ＩＮＴＯ。ＩＮＴｄ＞に対して、その組合わせ状態に応じたアドレ
スから割込処理が行なわれることになる。例えば各割込信号ｌＮＴａ、ｌＮＴｂ、ｌＮＴｃ。ＩＮＴｄの状態と、その状態に応じて実行すべきプログ
ラム開始アドレスとを次の第１表のように予め設定する
場合には、ＲＯＭ３１の＆ＨＯＯＯ２から＆ＨＯ０１Ｆ
までの３０バイトに、各割込処理に対応したプログラム
の実行開始アドレスが格納されている。これを第５図に
示した。次に、実施例で実行される割込処理の一例について説明
する。プリンタはデータ入力ポート４０を介して外部よ
りデータを入力し、これに従って印字動作を行なってい
る。データはＲ３２３２Ｃのシリアルデータとして入力
されるが、データ入力ポート４０は８ビツトのパラレル
データに変換した時に、ＣＰＵ３０に対してデータレデ
ィ（ＤＲ）を知らせる為に、割込信号ＩＮＴｄをアクテ
ィブとする。このタイミングを第６図のタイミングチャ
ートに１１として示した。この通信データの入力速度は
プリンタの機械的な印字速度より速いので、通常ＣＰＵ
３０は割込処理によってこのデータを読み込んだ後、一
旦ＲＡＭ３２の一部をデータバッファとして用い、印字
データを記憶してあく処理を行なう。データ入力ポート
４０はデータが読みとられると、割込信号ＩＮＴｄを解
除する（第６図時間ｔ４）。第１表ＣＰＵ３０が印字用キャリッジ１２に対してキャリッジ
リターンとラインフィールドの動作を同時に行なってい
る時、データ入力ポート４０にデータが用意されて割込
信号ＩＮＴｄが入力された場合を考える。割込データ出力回路３６の４人力ＮＯＲゲート５０の出
力、即ち割込要求信号ＩＮＴは直ちにロウアクティブと
なるので、ＣＰＵ３０は以下の割込を禁止すべくフリッ
プフロップｌＦＦ１をロウレベルとした後、割込応答信
号ＩＮＴＡを出力し、割込データ出力回路３６のトライ
ステートバッフ７５２のゲートを開いて割込データ■を
入力する。この時、読み込まれる割込データ■は割込信＠ＩＮＴｄ
のみアクティブなので、＆Ｈ１０である。 ■レジスタの内容は＆ＨＯＯなので、第５図ないし第１
表に示したように、ＣＰＵ３０は＆ＨＯＯ１０からの２
バイトの内容を間接アドレスとして入手した上で、割込
処理（プログラムｄに対応）の実行開始アドレスよりプ
ログラムｄを開始する。プログラムｄにおいて、ＣＰＵ３０はデータ入力ポート
４０よりデータを読み込み、これをＲＡＭ３２の所定の
アドレスに格納する。こうした一連の処理の最中に、Ｏ
Ｒ用ステッピングモータ１６及びＬＦ用ステッピングモ
ータ１８の位相の切換タイミングに至ったとして、時間

【２においてタイマ回路３４より割込信号ｌＮＴａが、
時間ｔ３において割込信号ｌＮＴｂが、各々ハイアクテ
ィブになっている。ＣＰＵ３０は割込処理用のプログラムｄが終了ンタラプ
タ（ＥＩ）命令によって、割込禁止用の７リツプ７０ツ
ブｌＦＦ１をリセットする（第６図時間ｔＳ＞。すると次の割込信号の受付けが可能となるので、ＣＰＬ
Ｊ３０は再び割込要求信号ＩＮＴＡを出力し、フリップ
７０ツブｌＦＦ１を再びマスクして、次の割込処理サイ
クルを起動する。このサイクルで入力される割込データ
Ｖは割込信＠ｌＮＴａ、　　ｌＮＴｂに対応しているの
で＆ＨＯ６となり、割込処理プログラムａｂが実行され
る。この割込処理プログラムａｂでは、ＯＲ用ステッピ
ングモータ１６とＬＦ用ステッピングモータ１８どの位
相をモータ駆動回路４１を介して、一度に切換える処理
が行なわれる。位相の切換後、ＣＰＵ３０は割込処理プ
ログラムａｂにおいて、タイマ回路３４内のタイマＡ、
Ｂを各々リセットし、位相切換を要求する割込信ＪＨＮ
Ｔａ、ｌＮＴｂを解除して、次の割込の要求に備えた上
で、主制御プログラムに復帰する。以上説明した本実施例の割込制御と従来の優先度を設け
た割込制御とを比較してみると、次のようになる。（１）　優先度が割込信号ＩＮＴｄ、ｌＮＴａ。ｌＮＴｂ、ｌＮＴｃの順に与えられていたとすると、デ
ータ入力ボート４０を介したデータの入力処理（プログ
ラムｄに対応）が行なわれた後で、ＯＲ用ステッピング
モータ１６の位相を切換える処理（プログラムａに対応
する）を行なってから、ようや＜ＬＦ用ステッピングモ
ータ１８の位相切換が行なわれる。従って、従来技術で
はＬＦ用ステッピングモータ１８の位相切換が遅れてし
まうが、本実施例によればこうした遅れを生じることは
ない。（２）　また仮に割込信号ＩＮＴｄに対応した処理（プ
ログラムｄ）の最中に先に割込信号ｌＮＴｂがアクティ
ブとなり、その後で割込信号ｌＮＴａがアクティブとな
った場合を考えて見ると、プログラムｄが終了した時点
では、割込要求を先に出力したことよりも、優先度が高
いということが優先されて、割込信号ａに対応した処理
（プログラムａ）がなされてしまうことが考えられる。この場合にはＬＦ用ステッピングモータ１８の制御遅れ
は看過しえないものとなることが考えられ、ステッピン
グモータの脱調の可能性もありえた。これに対して本実施例では、両者の要求が存在すれば、
ＯＲ用ステッピングモータ１６とＬＦ用ステッピングモ
ータ１８との位相を切換える処理が別々に行なわれるの
ではなく、同時に位相の切換えが行なわれるので、こう
した問題は生じない。以上説明したように、本実施例のプリンタの電子制御ユ
ニット１０によれば、割込信号ｌＮＴａ。ｌＮＴｂ、ｌＮＴｃ、ＩＮＴｄの組合わせ状態に応じた
割込処理用のプログラムを、ソフトウェアによる判別な
しで、直接選択・開始できるので、割込処理を用いた高
速応答性を損うことなく、割込信号の種々の状態に応じ
た多様な処理を実行することができる。従って、プリン
タのＯＲ用ステッピングモータ１６やＬＦ用ステッピン
グモータ１８の位相を電子制御ユニット１０によって直
接制御している場合でも、他の割込処理と共に、充分な
応答速度を保って制御を実行することができる。また優
先度を付与するプライオリティエンコーダに替えて、第
３図に示したような簡易な構成によって割込データを出
力することができるので、回路構成の簡易化や組立工数
の低減、信頼性の向上等を図ることもできる。尚、上記の実施例では２つのステッピングモータは同じ
駆動回路を介して駆動しているが、例えばＸ−Ｙプロッ
タのように各モータの回転数の制御範囲が広く、モータ
毎に専用の駆動回路を設けている場合でも本発明は同様
の効果を奏する。即ち、各軸モータの回転数が独立に制
御され、曲線等を描く為に、一方の回転数が大きく変化
している時には、予め固定した優先度に従う対応や先に
発生した割込要求を優先するといった対応をとるのでは
なく、回転数の変化の大きな側の制御を優先するといっ
た対応を取ることができる。従って、本発明を適用すれ
ば、Ｘ軸周、Ｙ軸用のステッピングモータの位相切換の
優先度を自由に変更できる上、両者の要求が同時に生じ
た場合でもいずれの処理プログラムを優先するかの判断
をプロゲラチッピングモータの回転数が変化しているよ
うな場合に、位相の切換制御の遅れによって税調等が生
じるといった問題は充分に解消され、プロッタにおける
描画を高品位に保つことができる。この他、多量の割込
処理に関しては上記の実施例と同様に構成することがで
きる。以上、本発明の実施例について説明したが、本発明はこ
の実施例に回答限定されるものではなく、例えば割込手
段として、電子制御ユニット内の各種エラー情報（パリ
ティエラー、オーバーランエラー、電源異常、ペーパー
エンプティ等）を用いた構成や、キーボードからのキー
人力やこれを独立したリセット指令等を用いた構成ある
いはこれらの組合わせ等、本発明の要旨を変更しない範
囲において、種々なる態様で実施しえることは勿論であ
る。１肌の皇】以上詳述したように、本発明の電子制御装置は、割込要
因となる複数の割込手段からの割込信号の組合わせ状態
に応じて所定の割込処理用のプログラムを開始するので
、複数の割込信号に対して特定の優先度を固定すること
なく、複数の割込信号の入力に対する割込処理の選択を
高い自由度によって実現することができるという優れた
効果を奏する。また、これらの判断・選択をプログラム
によって行なわないので、割込処理の高い応答性も損う
ことはない。従って、特定の条件において優先的に処理
せねばならない要求、例えば回転数を変化させて回転さ
せているステッピングモータの位相切換等を、いちいち
プログラムによって判断する必要がなく、高速に処理す
ることができるので、制御特性を向上させることができ
る。また、複数の割込手段からの割込信号にハードウェアに
よって優先度を付与する必要がないので、回路構成が簡
略となり、組立工数・部品点数・製造コストの低減を図
ることができる上、信頼性を向上させることもできる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は本発明＃＃実
施例としてのプリンタの概略構成図、第３図は割込デー
タ出力回路の構成例を示す回路図、第４図はベクタ割込
の手順を示す説明図、第５図は実施例における実行開始
アドレスの配列を示す説明図、第６図は実施例における
多重割込発生時の処理の一例を示すタイミングチャート
、である。３・・・プラテン　　　　　５・・・用紙１０・・・電
子制御ユニット１２・・・印字用キャリッジ１４・・・印字ヘッド１６・・・ＣＲ用ステッピングモータ１８・・・ＬＦ用ステッピングモータ３０・・・ＣＰＵ　　　　　　３１・・・ＲＯＭ３２・
・・ＲＡＭ　　　　　　３４・・・タイマ回路３６・・
・割込データ出力回路４０・・・データ入力ポート

Claims

【特許請求の範囲】所定の条件において割込信号を発生する複数の割込手段
と、該割込手段の少なくとも一つが割込信号を発生したこと
を検出して割込要求信号を出力する割込要求信号出力手
段と、複数の割込処理の各実行開始アドレスを予め所定の領域
に記憶しておく記憶手段と、上記割込要求信号が入力された時、上記記憶された実行
開始アドレスを用いて、所定の割込処理を実行するよう
構成されたマイクロプロセッサと、を備えた電子制御装
置であって、上記複数の割込手段からの割込信号を入力し、該割込信
号の組み合わせ状態に直接対応する割込データを上記マ
イクロプロセッサに出力する割込データ出力手段を備え
ると共に、上記マイクロプロセッサは、上記割込要求信号を入力し
た時、該割込要求信号に基づいて上記割込データ出力手
段から割込データを入力する割込データ入力手段と、該
入力された割込データに基づき上記記憶手段に記憶され
た複数の割込処理開始アドレスのひとつを選択してプロ
グラムの実行アドレスを変更する変更手段と、を具備し
て構成された電子制御装置。