JP2578669B2 - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JP2578669B2 JP2578669B2 JP1315042A JP31504289A JP2578669B2 JP 2578669 B2 JP2578669 B2 JP 2578669B2 JP 1315042 A JP1315042 A JP 1315042A JP 31504289 A JP31504289 A JP 31504289A JP 2578669 B2 JP2578669 B2 JP 2578669B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processing
- register
- bit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 プロセッサの制御下の各回線に対応して回線制御部を
有し、各回線を介して通信要求があるとプロセッサに対
し割込み信号を出力する割込み制御装置に関し、 引続き同一レベルの割込み信号が出力された場合に効
率的な処理を可能とする割込み制御装置を提供すること
を目的とし、 割込みに応じた処理内容を指定する指定手段と、 前記指定手段によって指定された処理内容を実行する
処理手段と、 前記処理手段が第１の割込みに対応する処理を実行中
に発生した第２の割込みのレベルが該第１の割込みのレ
ベルと同一か否かを判定し、同一のレベルの場合に第２
の割込みに対応する処理内容を指定することを前記指定
手段に指示する判定手段とを具えた構成とする。
有し、各回線を介して通信要求があるとプロセッサに対
し割込み信号を出力する割込み制御装置に関し、 引続き同一レベルの割込み信号が出力された場合に効
率的な処理を可能とする割込み制御装置を提供すること
を目的とし、 割込みに応じた処理内容を指定する指定手段と、 前記指定手段によって指定された処理内容を実行する
処理手段と、 前記処理手段が第１の割込みに対応する処理を実行中
に発生した第２の割込みのレベルが該第１の割込みのレ
ベルと同一か否かを判定し、同一のレベルの場合に第２
の割込みに対応する処理内容を指定することを前記指定
手段に指示する判定手段とを具えた構成とする。
本発明はプロセッサの制御下の各回線に対応して回線
制御部を有し、各回線を介して通信要求があるとプロセ
ッサに対し割込み信号を出力する割込み制御装置に関す
るものである。
制御部を有し、各回線を介して通信要求があるとプロセ
ッサに対し割込み信号を出力する割込み制御装置に関す
るものである。
従来、プロセッサの制御下に各回線に対応した複数の
回線制御部を有し、プリント板に搭載された通信制御部
が多用されている。
回線制御部を有し、プリント板に搭載された通信制御部
が多用されている。
第５図（ａ），（ｂ）はこの形式の１例を示す説明図
である。同図（ａ）において、プリント板10内にプロセ
ッサ（MPU）１を有し、該MPU1に対し各回線１〜４に対
応した該当回線制御部21〜24が並列接続される。
である。同図（ａ）において、プリント板10内にプロセ
ッサ（MPU）１を有し、該MPU1に対し各回線１〜４に対
応した該当回線制御部21〜24が並列接続される。
回線１〜４を介して通信要求があった時、該当する回
線制御部21〜24はプロセッサ１に対して割込み信号を出
力する。この割込み信号を認識したプロセッサ１は割込
みシーケンスを行なう。プロセッサ１にはユーザベクタ
モードという割込みシーケンスがあり、割込みを出力し
た回線制御部は、プロセッサ１に対して今度はユーザベ
クタを出力する。このユーザベクタを認識したプロセッ
サ１はこのユーザベクタに基き処理を行なう。この処理
が終了すると通常の処理にリターンする。
線制御部21〜24はプロセッサ１に対して割込み信号を出
力する。この割込み信号を認識したプロセッサ１は割込
みシーケンスを行なう。プロセッサ１にはユーザベクタ
モードという割込みシーケンスがあり、割込みを出力し
た回線制御部は、プロセッサ１に対して今度はユーザベ
クタを出力する。このユーザベクタを認識したプロセッ
サ１はこのユーザベクタに基き処理を行なう。この処理
が終了すると通常の処理にリターンする。
以上は１回線の場合であるが、回線数が多くなると、
回線制御部21〜24からは複数の割込み信号が状況により
引続き出力する場合がある。このような場合にはたとえ
ばMPU1に接続された待ち行列メモリ１−１に保持してお
く。そして同図（ｂ）に示すように、たとえば割込み信
号＃１を通常の処理から割込み処理を終了したＡ点でリ
ターンし、Ｂ点で改めて待ち行列メモリ１−１内に保持
された割込み信号＃２で割込み処理を行ないその終了し
たＣ点で再びリターンする。
回線制御部21〜24からは複数の割込み信号が状況により
引続き出力する場合がある。このような場合にはたとえ
ばMPU1に接続された待ち行列メモリ１−１に保持してお
く。そして同図（ｂ）に示すように、たとえば割込み信
号＃１を通常の処理から割込み処理を終了したＡ点でリ
ターンし、Ｂ点で改めて待ち行列メモリ１−１内に保持
された割込み信号＃２で割込み処理を行ないその終了し
たＣ点で再びリターンする。
上記従来の方法では、複数の割込み信号が引続いて到
達し、しかも同レベルであっも前記手順がとられる。す
なわち、同レベルであっても、前の割込み処理を終了し
てから、通常の処理にリターンしないと、次の割込み処
理を行なえない。同じ回線制御部からの割込みなのに通
常の処理にリターンしないといけないため、通常の処理
にリターンする時間と、通常の処理から割込み処理に移
る時間がロスになっている。
達し、しかも同レベルであっも前記手順がとられる。す
なわち、同レベルであっても、前の割込み処理を終了し
てから、通常の処理にリターンしないと、次の割込み処
理を行なえない。同じ回線制御部からの割込みなのに通
常の処理にリターンしないといけないため、通常の処理
にリターンする時間と、通常の処理から割込み処理に移
る時間がロスになっている。
本発明の目的は、引続き同一レベルの割込み信号が出
力された場合に効率的な処理を行なう割込み処理装置を
提供することにある。
力された場合に効率的な処理を行なう割込み処理装置を
提供することにある。
前記目的を達成するため、本発明においては、割込み
に応じた処理内容を指定する指定手段と、 前記指定手段によって指定された処理内容を実行する
処理手段と、 前記処理手段が第１の割込みに対応する処理を実行中
に発生した第２の割込みのレベルが該第１の割込みのレ
ベルと同一か否かを判定し、同一のレベルの場合に第２
の割込みに対応する処理内容を指定することを前記指定
手段に指示する判定手段とを具えた構成とする。
に応じた処理内容を指定する指定手段と、 前記指定手段によって指定された処理内容を実行する
処理手段と、 前記処理手段が第１の割込みに対応する処理を実行中
に発生した第２の割込みのレベルが該第１の割込みのレ
ベルと同一か否かを判定し、同一のレベルの場合に第２
の割込みに対応する処理内容を指定することを前記指定
手段に指示する判定手段とを具えた構成とする。
第１図の原理説明図に示すように、たとえば割込み信
号＃１を通常の処理から割込み処理レベルに移り、この
処理中に割込み信号＃２が割込制御部11に到達して同一
レベルの割込み要求であると認識された時は＃１信号の
処理の終了時点Ａで通常処理にリターンすることなく、
＃２信号処理を継続する。これにより、リターンして再
び割込み処理レベルに復帰するための手順を省くことが
できる。
号＃１を通常の処理から割込み処理レベルに移り、この
処理中に割込み信号＃２が割込制御部11に到達して同一
レベルの割込み要求であると認識された時は＃１信号の
処理の終了時点Ａで通常処理にリターンすることなく、
＃２信号処理を継続する。これにより、リターンして再
び割込み処理レベルに復帰するための手順を省くことが
できる。
第２図は本発明の実施例の構成説明図である。同図が
第４図の従来例と異なる点は、回線制御部21〜24の前に
割込み信号の処理中に重複して他の割込み信号が到来し
た時一括処理するための割込み制御部11を設けたことで
ある。この割込み制御部11は第１の割込み信号の処理中
に第２以下の割込み信号の状態を記憶する状態記憶部11
−１と、第1,第２以下の割込みレベル（割込み制御部11
からプロセッサMPU1への割込み通知レベル）が同一か否
かを判定する割込みレベル判定部Ｈとを有し、割込みレ
ベルが同一なら通常処理にリターンせず一括処理する。
アドレスレジスタD1〜D16には割込み供給に対応した処
理を実行するためのプログラムが格納されているメモリ
12の領域の先頭アドレスが格納され、割込み要求がある
とその割込み要求に対応した処理を実行するためのプロ
グラム格納アドレス（先頭アドレス）をアドレスレジス
タD1〜D16の中から選択し、アドレス指定部としてのア
ドレス指定レジスタ11−２へ移す。
第４図の従来例と異なる点は、回線制御部21〜24の前に
割込み信号の処理中に重複して他の割込み信号が到来し
た時一括処理するための割込み制御部11を設けたことで
ある。この割込み制御部11は第１の割込み信号の処理中
に第２以下の割込み信号の状態を記憶する状態記憶部11
−１と、第1,第２以下の割込みレベル（割込み制御部11
からプロセッサMPU1への割込み通知レベル）が同一か否
かを判定する割込みレベル判定部Ｈとを有し、割込みレ
ベルが同一なら通常処理にリターンせず一括処理する。
アドレスレジスタD1〜D16には割込み供給に対応した処
理を実行するためのプログラムが格納されているメモリ
12の領域の先頭アドレスが格納され、割込み要求がある
とその割込み要求に対応した処理を実行するためのプロ
グラム格納アドレス（先頭アドレス）をアドレスレジス
タD1〜D16の中から選択し、アドレス指定部としてのア
ドレス指定レジスタ11−２へ移す。
第３図は割込み制御部11の詳細構成を示す。各回線１
〜４からは各々４レベルの割込みの要求が可能であり、
優先順位は図の上方が高くなっており、従って回線１か
らの割込み要求は優先順位が最も高い。各回線１〜４か
らの割込み要求はワーキングレジスタWRの初段WR1に入
力される。ワーキングレジスタWRにはＮ段のレジスタが
設けられており、各段は16ビットを有し、各ビットは回
線１〜４からの合計16レベルの要求の有無を「１」，
「０」で示す。
〜４からは各々４レベルの割込みの要求が可能であり、
優先順位は図の上方が高くなっており、従って回線１か
らの割込み要求は優先順位が最も高い。各回線１〜４か
らの割込み要求はワーキングレジスタWRの初段WR1に入
力される。ワーキングレジスタWRにはＮ段のレジスタが
設けられており、各段は16ビットを有し、各ビットは回
線１〜４からの合計16レベルの要求の有無を「１」，
「０」で示す。
第３図では回線１から優先順位第２の割込み要求と回
線２および回線４から各々優先順位第７および第13の割
込み要求が上っており、そのためワーキングレジスタWR
1の第2,第７および第13ビットに「１」が格納される。
プロセッサ１は割込み要求があったものの内優先順位の
高い順にワーキングレジスタWRN，WRN-1，WRN-2……の
該当するビットに「１」を格納する。ただし、ワーキン
レジスタWRの各段には１つの割込み要求「有」の情報し
か格納されないのでワーキンレジスタWRN，WRN-1，WR
N-2……の各々第2,第７および第13ビットに「１」が格
納される。このようにしてワーキングレジスタWRの所定
の段の所定ビットに「１」が格納されるとワーキンレジ
スタWR1に格納されている「１」はプロセッサ１により
「０」とされる。
線２および回線４から各々優先順位第７および第13の割
込み要求が上っており、そのためワーキングレジスタWR
1の第2,第７および第13ビットに「１」が格納される。
プロセッサ１は割込み要求があったものの内優先順位の
高い順にワーキングレジスタWRN，WRN-1，WRN-2……の
該当するビットに「１」を格納する。ただし、ワーキン
レジスタWRの各段には１つの割込み要求「有」の情報し
か格納されないのでワーキンレジスタWRN，WRN-1，WR
N-2……の各々第2,第７および第13ビットに「１」が格
納される。このようにしてワーキングレジスタWRの所定
の段の所定ビットに「１」が格納されるとワーキンレジ
スタWR1に格納されている「１」はプロセッサ１により
「０」とされる。
RAはレジスタであって各ビットは１つのフリップフロ
ップ回路FFで構成される。レジスタRAの各ビットは初期
状態では「０」にセットされており、その出力はオア
（OR）回路Ｐを介して割込みレベル判定部Ｈとフリップ
フロップ（FF）Ｑに入力される。
ップ回路FFで構成される。レジスタRAの各ビットは初期
状態では「０」にセットされており、その出力はオア
（OR）回路Ｐを介して割込みレベル判定部Ｈとフリップ
フロップ（FF）Ｑに入力される。
割込みレベル判定部Ｈは公知のものであり入力される
ハードエラー割込み要求，ソフトウエア割込み要求およ
びOR回路Ｐから出力される回線１〜４からの割込み要求
を受け、割込み要求レベルの同一性を判定する。この場
合、回線１〜４からの16レベルの割込み要求は同一レベ
ルと判定する。割込み要求があると割込みレベル判定部
Ｈはプロセッサ１へ割込み要求を伝え、プロセッサ１は
割込み要求に対応した処理を行なう。
ハードエラー割込み要求，ソフトウエア割込み要求およ
びOR回路Ｐから出力される回線１〜４からの割込み要求
を受け、割込み要求レベルの同一性を判定する。この場
合、回線１〜４からの16レベルの割込み要求は同一レベ
ルと判定する。割込み要求があると割込みレベル判定部
Ｈはプロセッサ１へ割込み要求を伝え、プロセッサ１は
割込み要求に対応した処理を行なう。
FFQはOR回路Ｐの出力が「０」のときのみライトパル
スを出力する。レジスタRAの全ビットは初期状態では
「０」であるので、OR回路Ｐからの出力は「０」であ
り、FFQはライトパルスを出力する。
スを出力する。レジスタRAの全ビットは初期状態では
「０」であるので、OR回路Ｐからの出力は「０」であ
り、FFQはライトパルスを出力する。
レジスタRAの各ビットにライトパルスが印加される
と、データ端子に入力されるデータ（つまりワーキング
レジスタWRNの各ビットの値）がレジスタRAの各ビット
に格納される。ワーキングレジスタWRNの第２ビットに
のみ「１」が格納されているのでレジスタRAの第２ビッ
トにのみ「１」が格納され他のビットには「０」が格納
される。この段階でプロセッサ１の制御によりワーキン
グレジスタWRの各段の各ビットに格納されている値は、
次段の対応するビットに移される。
と、データ端子に入力されるデータ（つまりワーキング
レジスタWRNの各ビットの値）がレジスタRAの各ビット
に格納される。ワーキングレジスタWRNの第２ビットに
のみ「１」が格納されているのでレジスタRAの第２ビッ
トにのみ「１」が格納され他のビットには「０」が格納
される。この段階でプロセッサ１の制御によりワーキン
グレジスタWRの各段の各ビットに格納されている値は、
次段の対応するビットに移される。
つまり、レジスタWRN-1の第７ビットの「１」はレジ
スタWRNの第７ビットへ、レジスタWRN-2の第13ビットの
「１」はレジスタWRN-1の第13ビットへ移される。この
状態では、OR回路Ｐの出力は「１」であり、FFQからは
ライトパルスが出力されず、レジスタWRNの各ビットの
値はレジスタRAに格納されない。
スタWRNの第７ビットへ、レジスタWRN-2の第13ビットの
「１」はレジスタWRN-1の第13ビットへ移される。この
状態では、OR回路Ｐの出力は「１」であり、FFQからは
ライトパルスが出力されず、レジスタWRNの各ビットの
値はレジスタRAに格納されない。
レジスタRAの各ビットに対応してゲート部G1，G2……
G16が設けられており、各ゲート部G1〜G16は各々３つの
アンド（AND）ゲートＡを有する。レジスタRAの各ビッ
ト対応に設けられた３ビット構成のアドレスレジスタD1
〜D16の各ビットの出力はANDゲートＡの一方の入力端子
に加えられ、他方の入力端子にはレジスタRAの各ビット
の出力が加えられることは図示のとおりである。
G16が設けられており、各ゲート部G1〜G16は各々３つの
アンド（AND）ゲートＡを有する。レジスタRAの各ビッ
ト対応に設けられた３ビット構成のアドレスレジスタD1
〜D16の各ビットの出力はANDゲートＡの一方の入力端子
に加えられ、他方の入力端子にはレジスタRAの各ビット
の出力が加えられることは図示のとおりである。
レジスタRAの第２ビットにのみ「１」が格納されてい
るので、ゲート部G2の３つのANDゲートＡの他方の入力
端子にのみ「１」が加えられ、アドレスレジスタD2の３
ビットに格納されている値が、ANDゲートＡを介してア
ドレス指定レジスタ11−２へ移される。
るので、ゲート部G2の３つのANDゲートＡの他方の入力
端子にのみ「１」が加えられ、アドレスレジスタD2の３
ビットに格納されている値が、ANDゲートＡを介してア
ドレス指定レジスタ11−２へ移される。
回線１〜４からの16レベルの割込み要求に対応した処
理を実行するプログラムがメモリ12に格納されており、
アドレスレジスタD1〜D16に格納されている値はこれら1
6種類のプログラムが格納されているメモリ領域の先頭
アドレスを示す。
理を実行するプログラムがメモリ12に格納されており、
アドレスレジスタD1〜D16に格納されている値はこれら1
6種類のプログラムが格納されているメモリ領域の先頭
アドレスを示す。
プロセッサ１はアドレス指定レジスタ11−２の内容を
読み出し、メモリ12の該当するアドレスのプログラムを
用いて回線１〜４からの割込み要求に対応した処理を実
行する。
読み出し、メモリ12の該当するアドレスのプログラムを
用いて回線１〜４からの割込み要求に対応した処理を実
行する。
プロセッサ１が、アドレス指定レジスタ11−２の内容
を読取ると、プロセッサ１からレジスタRAの各ビットの
リセット端子にリセットパルスが印加されるので、レジ
スタRAの各ビットの値は「０」となり、OR回路Ｐの出力
も「０」となるのでFFQからライトパルスが出力される
ためワーキングレジスタWRNの各ビットの値がレジスタR
Aの対応するビットに格納される。この場合はレジスタR
Aの第７ビットにのみ「１」が格納される。（従ってア
ドレス指定レジスタ11−２にはアドレスレジスタD7の値
が格納される。）また、この段階でワーキングレジスタ
WRN-1の各ビットの値がワーキングレジスタWRNの対応す
るビットヘプロセッサ１の制御で移される。つまり、ワ
ーキングレジスタWRNの第13ビットにのみ「１」が格納
される。
を読取ると、プロセッサ１からレジスタRAの各ビットの
リセット端子にリセットパルスが印加されるので、レジ
スタRAの各ビットの値は「０」となり、OR回路Ｐの出力
も「０」となるのでFFQからライトパルスが出力される
ためワーキングレジスタWRNの各ビットの値がレジスタR
Aの対応するビットに格納される。この場合はレジスタR
Aの第７ビットにのみ「１」が格納される。（従ってア
ドレス指定レジスタ11−２にはアドレスレジスタD7の値
が格納される。）また、この段階でワーキングレジスタ
WRN-1の各ビットの値がワーキングレジスタWRNの対応す
るビットヘプロセッサ１の制御で移される。つまり、ワ
ーキングレジスタWRNの第13ビットにのみ「１」が格納
される。
プロセッサ１は回線１からの優先順位第２の割込み要
求に対応する処理を実行した後、メモリ12に格納された
プログラムに従って通常の処理にはリターンせず、回線
１〜４からの割込み要求に対応した処理を実行するため
アドレス指定レジスタ11−２の内容を読取る操作に移
る。
求に対応する処理を実行した後、メモリ12に格納された
プログラムに従って通常の処理にはリターンせず、回線
１〜４からの割込み要求に対応した処理を実行するため
アドレス指定レジスタ11−２の内容を読取る操作に移
る。
このときレジスタRAの第７ビットに対応したアドレス
レジスタD7の値（アドレス）がアドレス指定レジスタ11
−２に格納されているのでアドレスレジスタD7で指定さ
れるアドレスに格納されているメモリ12内のプログラム
を用いて、回線２からの優先順位第７の割込み要求に対
応する処理をプロセッサ１が実行する。
レジスタD7の値（アドレス）がアドレス指定レジスタ11
−２に格納されているのでアドレスレジスタD7で指定さ
れるアドレスに格納されているメモリ12内のプログラム
を用いて、回線２からの優先順位第７の割込み要求に対
応する処理をプロセッサ１が実行する。
プロセッサ１がアドレス指定レジスタ11−２の内容を
読取ると前述のようにレジスタRAの全ビットはクリアさ
れるのでワーキングレジスタWRNの値がレジスタRAに移
される結果、アドレス指定レジスタ11−２にはレジスタ
RAの第13ビットに対応するアドレスレジスタD13の値が
格納される。なお、回線１〜４からは新しい割込み要求
が来ていないのでワーキングレジスタWRN-1の全ビット
は「０」であり、この値がワーキングレジスタWRNへ移
される結果ワーキングレジスタWRNの全ビットは「０」
となる。
読取ると前述のようにレジスタRAの全ビットはクリアさ
れるのでワーキングレジスタWRNの値がレジスタRAに移
される結果、アドレス指定レジスタ11−２にはレジスタ
RAの第13ビットに対応するアドレスレジスタD13の値が
格納される。なお、回線１〜４からは新しい割込み要求
が来ていないのでワーキングレジスタWRN-1の全ビット
は「０」であり、この値がワーキングレジスタWRNへ移
される結果ワーキングレジスタWRNの全ビットは「０」
となる。
プロセッサ１が回線２からの割込み要求に対応する処
理を実行した後、前述のように通常の処理にはリターン
せず、アドレス指定レジスタの内容を読取る。
理を実行した後、前述のように通常の処理にはリターン
せず、アドレス指定レジスタの内容を読取る。
このときレジスタRAの全ビットは前述のようにリセッ
トされるが、回線１〜４からは新しい割込み要求が来て
いないので、ワーキングレジスタWRNの全ビットは
「０」であり、この値がレジスタRAに格納される。従っ
てアドレス指定レジスタ11−２の内容は「０」となる。
トされるが、回線１〜４からは新しい割込み要求が来て
いないので、ワーキングレジスタWRNの全ビットは
「０」であり、この値がレジスタRAに格納される。従っ
てアドレス指定レジスタ11−２の内容は「０」となる。
プロセッサ１は回線４からの割込み要求に対応した処
理を実行した後、前述のように引続いてアドレス指定レ
ジスタ11−２の内容を読取るが、この場合アドレスは
「０」であるのでプロセッサはメモリ12に格納されたプ
ログラムに従って通常処理へリターンする。
理を実行した後、前述のように引続いてアドレス指定レ
ジスタ11−２の内容を読取るが、この場合アドレスは
「０」であるのでプロセッサはメモリ12に格納されたプ
ログラムに従って通常処理へリターンする。
第４図は実施例の処理動作説明図である。回線１を介
して通信要求があると回線１制御部21は従来技術により
割込み制御部11に割込み要求をする。割込み制御部11は
割込み要求を認識するとプロセッサ（MPU）１に対して
割込みを要求する。割込み要求を認識したMPU1は割込み
要求に対応した処理（割込み処理）を実行する。割込み
処理を終了したMPU1は通常の処理にはリターンせずに、
割込み制御部11に割込み状態を確認しにゆく。ここで、
他の回線から割込みが発生していなければ、MPU1は通常
の処理にリターンする〔割込み参照〕。もし、回線２
から割込み要求が回線１の割込み処理実行中にあがって
きた場合〔割込み，参照〕、回線１の処理が終了
すると、割込み制御部11に割込み状態を確認しにゆく。
そしてMPU1は割込み制御部11に通知されている回線２の
割込み処理を実行するプログラムが格納されているアド
レスを確認しそのアドレスから処理を割込み処理の終
了に引続き、割込み処理を開始する〔割込み参
照〕。つまり、回線２を介しての割込み処理が実行され
たことになる。ここで割込み制御部11に通知されている
割込み処理アドレスは予め、プログラムにより設定した
ものである。
して通信要求があると回線１制御部21は従来技術により
割込み制御部11に割込み要求をする。割込み制御部11は
割込み要求を認識するとプロセッサ（MPU）１に対して
割込みを要求する。割込み要求を認識したMPU1は割込み
要求に対応した処理（割込み処理）を実行する。割込み
処理を終了したMPU1は通常の処理にはリターンせずに、
割込み制御部11に割込み状態を確認しにゆく。ここで、
他の回線から割込みが発生していなければ、MPU1は通常
の処理にリターンする〔割込み参照〕。もし、回線２
から割込み要求が回線１の割込み処理実行中にあがって
きた場合〔割込み，参照〕、回線１の処理が終了
すると、割込み制御部11に割込み状態を確認しにゆく。
そしてMPU1は割込み制御部11に通知されている回線２の
割込み処理を実行するプログラムが格納されているアド
レスを確認しそのアドレスから処理を割込み処理の終
了に引続き、割込み処理を開始する〔割込み参
照〕。つまり、回線２を介しての割込み処理が実行され
たことになる。ここで割込み制御部11に通知されている
割込み処理アドレスは予め、プログラムにより設定した
ものである。
なお、第１の割込み処理中第２以下複数の割込み信号
が発生した場合も同様である。
が発生した場合も同様である。
以上説明したように、本発明によれば、第１の割込み
処理中に第２以下の割込み要求が上ってきても、通常の
処理にリターンすることなく、前の割込み処理の終了に
引続き一括処理することができ、リターン，復帰の時間
ロスを省き処理の高速化が図れる。この発明をISDN等の
高速通信制御系に適用することにより、通信制御部のオ
ーバフローなしに高速通信を可能とする等の大きな効果
が期待できる。
処理中に第２以下の割込み要求が上ってきても、通常の
処理にリターンすることなく、前の割込み処理の終了に
引続き一括処理することができ、リターン，復帰の時間
ロスを省き処理の高速化が図れる。この発明をISDN等の
高速通信制御系に適用することにより、通信制御部のオ
ーバフローなしに高速通信を可能とする等の大きな効果
が期待できる。
第１図は本発明の原理説明図、第２図は実施例の構成説
明図、第３図は実施例の割込み制御部の詳細説明図、第
４図は実施例の処理動作説明図、第５図（ａ），（ｂ）
は従来例の説明図であり、図中１はプロセッサ（MP
U）、21〜24は回線制御部、10はプリント板、11は割込
み制御部、11−１は状態記憶、11−２はアドレス指定
部、12はメモリを示す。
明図、第３図は実施例の割込み制御部の詳細説明図、第
４図は実施例の処理動作説明図、第５図（ａ），（ｂ）
は従来例の説明図であり、図中１はプロセッサ（MP
U）、21〜24は回線制御部、10はプリント板、11は割込
み制御部、11−１は状態記憶、11−２はアドレス指定
部、12はメモリを示す。
Claims (1)
- 【請求項１】割込みに応じた処理内容を指定する指定手
段（11−２）と、 前記指定手段によって指定された処理内容を実行する処
理手段（１）と、 前記処理手段が第１の割込みに対応する処理の実行終了
までに発生した該第１の割込みに続く第２の割込みのレ
ベルが該第１の割込みのレベルと同一か否かを判定し、
同一のレベルの場合に該第２の割込みに対応する処理内
容を指定することを前記指定手段に指示する判定手段
（Ｈ）とを具え、 前記処理手段は前記第１の割込みに対応する処理の終了
後、前記第２の割込みのレベルが該第１の割込みのレベ
ルと同一と判定された場合、通常処理にリターンするこ
となく前記指定手段により指定されている該第２の割込
みに応じた処理内容を実行することを特徴とする割込み
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315042A JP2578669B2 (ja) | 1989-12-04 | 1989-12-04 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315042A JP2578669B2 (ja) | 1989-12-04 | 1989-12-04 | 割込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175552A JPH03175552A (ja) | 1991-07-30 |
| JP2578669B2 true JP2578669B2 (ja) | 1997-02-05 |
Family
ID=18060729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315042A Expired - Fee Related JP2578669B2 (ja) | 1989-12-04 | 1989-12-04 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578669B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549344B2 (ja) * | 1973-12-19 | 1980-12-11 | ||
| JPS5478039A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Communication controller |
| JPS5854437A (ja) * | 1981-09-28 | 1983-03-31 | Fujitsu Ltd | 通信制御装置の割込み要求処理方式 |
-
1989
- 1989-12-04 JP JP1315042A patent/JP2578669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175552A (ja) | 1991-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5613078A (en) | Microprocessor and microprocessor system with changeable effective bus width | |
| US4181934A (en) | Microprocessor architecture with integrated interrupts and cycle steals prioritized channel | |
| US4274138A (en) | Stored program control system with switching between instruction word systems | |
| US4949241A (en) | Microcomputer system including a master processor and a slave processor synchronized by three control lines | |
| JPS646488B2 (ja) | ||
| JPS60159941A (ja) | 多重レベル優先順位マイクロ割込みコントローラ | |
| KR920008448B1 (ko) | 데이터 프로세서 | |
| US4628449A (en) | Vector interrupt system and method | |
| JPH0332818B2 (ja) | ||
| US4047245A (en) | Indirect memory addressing | |
| EP0010196B1 (en) | Control circuit and process for digital storage devices | |
| US4126896A (en) | Microprogrammed large-scale integration (LSI) microprocessor | |
| US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
| JP2578669B2 (ja) | 割込み制御装置 | |
| EP0385136B1 (en) | Microprocessor cooperating with a coprocessor | |
| KR100502455B1 (ko) | 프로그래머블 컨트롤러 | |
| JPH09167117A (ja) | マイクロコンピュータおよびこれを用いたリアルタイムシステム | |
| JPS6218937B2 (ja) | ||
| JPS63304302A (ja) | プログラマブル・コントロ−ラ | |
| JPS6115453B2 (ja) | ||
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JP2847863B2 (ja) | マイクロプロセッサ割込み制御方式 | |
| JPH0731608B2 (ja) | 情報処理装置 | |
| JPS58169275A (ja) | 保守支援プロセツサを持つ計算機システム | |
| JPH04242453A (ja) | 記憶装置の切替制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |