JPH0589259A - マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵによる内部処理に関係なく、入出力装
置と記憶装置との間のデータ転送の速度を改善するマイ
クロコンピュータを実現する。 【構成】 本発明のマイクロコピュータは、内蔵される
データメモリ３のアドレスを指定するアドレス指定回路
５と、アドレス指定回路５に任意のデータを設定するＣ
ＰＵ２を含む手段と、ホストマシン２０より入力される
ストローブ信号１０１のタイミングにおいて、アドレス
指定回路５に設定されたデータを加算または減算するＣ
ＰＵ２と、ストローブ信号１０１のタイミングにおい
て、アドレス指定回路５によりアドレスを指定されるデ
ータメモリ３のデータ内容を、ラッチ回路４を介して外
部に出力する手段、またはアドレス指定回路５によりア
ドレスを指定されるデータメモリ３に、ラッチ回路４を
介して外部よりのデータを入力する手段とを備えて構成
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。

【０００２】

【従来の技術】従来のマイクロコンピュータにおいて、
入出力装置および演算制御装置を含む当該マイクロコン
ピュータをプリンタに使用して、ホストマシンより印字
データを取り込む場合のシステム構成図が図３に示され
る。図３に示されるように、ホストマシン２０に対応し
て、マイクロコンピュータ１２は、演算装置として機能
するＣＰＵ１３と、記憶装置（ＲＡＭ）として機能する
データメモリ１４と、入出力装置として機能するラッチ
回路１５および１６と、プログラムメモリ１７と、ＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ：
データ転送専用ハードウェア）１８とを備えて構成され
る。

【０００３】図３において、ホストマシン２０より印字
データを取込み、データメモリ１４に格納する場合に
は、先ず、ＣＰＵ１３からアドレスバス２０５に対し
て、ラッチ回路１６を選択するためのアドレスが出力さ
れる。これにより、ラッチ回路セレクト信号１０６が有
効となり、ホストマシン２０より送られてくる印字デー
タの有効・無効を示すストローブ信号１０４がラッチ回
路１６に取込まれ、データバス２０６を介してＣＰＵ１
３に入力される。ＣＰＵ１３においては、先刻取込まれ
たデータの有効・無効が判定され、有効である場合に
は、ラッチ回路１５を有効にするためのアドレスがアド
レスバス２０５に出力されて、ラッチ回路セレクト信号
１０５が有効となり、ラッチ回路１５のデータ内容がデ
ータバス２０６を通してＣＰＵ１３に取込まれる。ここ
において、印字データが、始めてＣＰＵ１３に取込まれ
たことになる。次いで、ＣＰＵ１３により、データメモ
リ１４に格納されているアドレスがアドレスバス２０５
に出力され、そのアドレスに、先程取込まれたデータ
が、データバス２０６を通してデータメモリ１４に書込
まれる。

【０００４】このような動作シーケンスは、ＣＰＵ１３
により、プログラムメモリ１７に格納されているプログ
ラムが一つ一つデータバス２０６を通して読出され、こ
れらのプログラムを逐次解釈しながら実行される。

【０００５】また、図４に示されるのは、入出力装置お
よび演算制御装置を含むマイクロコンピュータ１２をプ
リンタに使用して、プリンタハードに使用されるステッ
ピングモータ２１を駆動させる場合のシステム構成図で
ある。図４に示されるように、ステッピングモータ２１
に対応して、マイクロコンピュータ１２は、演算装置と
して機能するＣＰＵ１３と、記憶装置として機能するデ
ータメモリ１４およびプログラムメモリ１７と、入出力
装置として機能するラッチ回路１５と、ＤＭＡＣ１８
と、タイミング管理用として機能するタイマ１９とを備
えて構成される。なお、このような場合に対応して用い
られるステッピングモータは、一般にプリンタの紙送り
および印字ヘッドの移動等の制御用として用いられてい
る。

【０００６】図４において、ステッピングモータ２１を
駆動させる場合には、先ず、ＣＰＵ１３により、タイマ
１３に対して、所定の出力タイミングが設定される。こ
れにより、タイマ１９において経過時間がカウントさ
れ、出力タイミング時間になると、ＣＰＵ１３に対し
て、割込み等の信号が発生される。ＣＰＵ１３において
当該割込みが検出されると、データメモリ１４の内容は
データバス２０６を通して取込まれ、その後において、
当該データはラッチ回路１５に出力される。

【０００７】このプリンタハードに使用されるステッピ
ングモータ２１を駆動させる場合の動作シーケンスも、
プログラムメモリ１７に格納されているプログラムに従
って行われるが、ラッチ回路１５とデータメモリ１４と
の間におけるデータ転送を、データ転送専用のハードウ
ェアであるＤＭＡＣ１８を用いることにより行うことに
より、プログラムメモリ１７とＣＰＵ１３の機能を介す
ることなく、ラッチ回路１５とデータメモリ１４との間
の直接データ転送を介して、より高速にデータを転送す
ることも可能である。この場合においても、プログラム
による制御の場合と同様に、アドレスバス２０５および
データバス２０６を通してデータ転送が行われる。

【０００８】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、ホストマシンからプリンタ
に印字データを取込む場合、または当該印字データをプ
リンタヘッドに出力する場合等において、ラッチ回路と
データメモリ間のデータ伝送を、大量に、且つ出来るだ
け速く行わなくてはならない場合がある。例えば、２４
ピン８０桁のシリアルプリンタにより１行印字するため
には、約４３００バイトのデータが転送される必要があ
る。

【０００９】この場合、プログラム制御により、このよ
うな大量のデータ転送しようとしても、１個のデータ転
送に対応して、ＣＰＵ１３により、プログラムメモリ１
７のプログラムを読出して解読して実行する時間、即ち
ＣＰＵ１３の命令実行時間よりも速いデータ転送を行う
ことは不可能である。また、ホストマシンからの印字デ
ータを取込む場合には、図３において示されたように、
ストローブ信号等の外部信号をチェックする必要があ
り、従って、大量のデータ転送には時間を要するという
欠点があり、また、この結果として、プリンタの印字速
度が遅くなるという欠点がある。

【００１０】更に、マイクロコンピュータにおいては、
上記の転送処理だけに止まらず、一般的には、ロウカラ
ム変換処理、拡大および縮小等の印字データの加工処
理、およびプリンタ内部に内蔵されている漢字ＲＯＭの
データ読出し処理等を含む、他の諸々の処理をも並行し
て実行する必要がある。従って、これらの一般処理の実
行に対応して、前記データ転送処理を一時的に停止する
ことになるために、益々印字速度が低下し、場合によっ
ては、印字が停止される事態が生じることもあり得る。

【００１１】この場合、ＤＭＡＣ１８を用いてデータ転
送処理を行えば、プログラム制御によって行うよりは高
速に転送処理ができるものと期待されるが、データ転送
中においては、当該データ転送が、アドレスバス２０５
とデータバス２０６との両バスを使用して行われてお
り、これらのアドレスバス２０５とデータバス２０６と
を用いて行われるＣＰＵ１３による命令実行は、一時的
に停止せざるを得なくなる。このために、ＣＰＵ１３に
よる命令実行時間を予め計算しておき、時間制御作用を
含むソフトウェアタイマを使用する時間管理が不可能に
なるという欠点がある。

【００１２】また、プログラムの一命令実行中において
は、アドレスバス２０５およびデータバス２０６の両バ
スが使用されているために、当該命令が終了するまで
は、ＤＭＡＣ１８において転送処理を開始することがで
きない。このために、仮に一命令中において、ラッチ回
路１５とデータメモリ１４との間のデータ転送が必要に
なったとしても、ＤＭＡＣ１８を用いても転送要求を受
付けてくれないために、転送タイミングに遅滞が生じる
ことになる。ステッピングモータ等を制御するために
は、数百ｎｓから数μｓ程度の精度のデータ出力タイミ
ングが必要とされるが、それに対して、一般にマイクロ
コンピュータにおいては、速い命令でも数百ｎｓ、遅い
命令になると数十μｓ程度の時間を必要としており、Ｄ
ＭＡＣを用いても、転送タイミングは、最悪の場合、数
十μｓ程度遅れることになり、結果的に、プリンタにお
けるヘッド、用紙の動きに誤差を生じ、プリンタの印字
品質に悪影響を及ぼすという欠点がある。

【００１３】

【課題を解決するための手段】第１の発明のマイクロコ
ピュータは、内蔵されるデータメモリのアドレスを指定
するアドレス指定回路と、前記アドレス指定回路に任意
のデータを設定する手段と、所定の外部入力信号の任意
のタイミングにおいて、前記アドレス指定回路に設定さ
れたデータを加算または減算する手段と、前記外部入力
信号の任意のタイミングにおいて、前記アドレス指定回
路によりアドレスを指定される前記データメモリのデー
タ内容を外部に出力する手段、または前記アドレス指定
回路によりアドレスを指定される前記データメモリに外
部よりのデータを入力する手段と、を備えて構成され
る。

【００１４】また、第２の発明のマイクロコピュータ
は、内蔵されるデータメモリのアドレスを指定するアド
レス指定回路と、前記アドレス指定回路に任意のデータ
を設定する手段と、所定のタイミングのクロック信号を
生成するクロック生成回路と、前記クロック信号のタイ
ミングにおいて、前記アドレス指定回路に設定されたデ
ータを加算または減算する手段と、前記クロック信号の
タイミングにおいて、前記アドレス指定回路によりアド
レスを指定される前記データメモリのデータ内容を外部
に出力する手段、または前記アドレス指定回路によりア
ドレスを指定される前記データメモリに外部よりのデー
タを入力する手段と、を備えて構成される。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の第１の実施例を示すブロッ
ク図であり、所定のホストマシンより転送され入力され
る印字データを、所定のデータメモリ内に取込む場合の
構成例である。

【００１７】図１に示されるように、本実施例のマイク
ロコンピュータ１は、ホストマシン２０に対応して、演
算装置として機能するＣＰＵ２と、記憶装置として機能
するデータメモリ３およびプログラムメモリ８と、入出
力装置として機能するラッチ回路４と、アドレス指定回
路５と、アドレスバスセレクタ６と、データバスセレク
タ７とを備えて構成される。

【００１８】図１において、ホストマシン２０より転送
されるストローブ信号１０１に同期して、ホストマシン
２０より転送される印字データを、ラッチ回路４を通し
てデータメモリ３にｎ個のデータを取込む場合には、先
ず、ＣＰＵ２において、アドレス指定回路５に対して取
込むデータ数（この場合はｎ個）と、データメモリ３に
対する印字データの格納開始アドレスが設定される。こ
の設定作用は、アドレスバス２０１およびデータバス２
０２を通して行われる。次いで、バスセレクト信号１０
２を介して、アドレス指定回路５に接続されている入出
力用アドレスバス２０３と、ラッチ回路４に接続されて
いる入出力用データバス２０４により、データメモリ３
に対する読出しならびに書込みの動作が行われるよう
に、切替制御が行われる。その後、ストローブ信号１０
１がアドレス指定回路５に入力される度ごとに、入出力
用アドレスバス２０４に対して先刻設定されたアドレス
が発生され、このアドレスは、アドレスバスセレクタ６
を通してデータメモリ３に入力される。

【００１９】また、ストローブ信号１０１のタイミング
においてラッチ回路４に対してデータが取込まれ、この
データが入出力用データバス２０４を通してデータメモ
リ３に入力される。これにより、アドレス指定回路５に
おいて指定されるメモリアドレスに、ラッチ回路４のデ
ータが書込まれる。そして、１個のデータの転送終了ご
とに、アドレス指定回路５により指定されるアドレスは
インクリメントまたはデクリメントされる。前記データ
転送中は、アドレスバス２０１とデータバス２０２がデ
ータ転送用として使用されているために、ＣＰＵ２にお
いては、プログラムメモリ８およびその他に対するアク
セスを行うことにより、別の処理を実行することができ
る。また、ストローブ信号１０１が入力される度ごとに
データ転送が行われ、ｎ個のデータ転送が終了すると、
アドレス指定回路５より、ＣＰＵ２に対してｎ個のデー
タ転送の終了が伝達される。その後、ＣＰＵ２により、
バスセレクト信号１０２を介して、データメモリ３が、
ＣＰＵ２によるアクセスに対応するように切替えられ
て、データメモリ３の内容に対する処理が行われる。

【００２０】次に、本発明の第２の実施例について説明
する。

【００２１】図２は本発明の第２の実施例を示すブロッ
ク図であり、所定のデータメモリの内容に対応して、所
定のステッピングモータを駆動する場合の構成例であ
る。

【００２２】図２に示されるように、本実施例のマイク
ロコンピュータ１は、ステッピングモータ２１に対応し
て、演算装置として機能するＣＰＵ２と、記憶装置とし
て機能するデータメモリ３およびプログラムメモリ８
と、入出力装置として機能するラッチ回路４と、アドレ
ス指定回路５と、アドレスバスセレクタ６と、データバ
スセレクタ７と、カウンタ回路１０および比較回路１１
を含むクロック生成回路９とを備えて構成される。

【００２３】図２において、ステッピングモータの駆動
用のデータとして、データメモリ３よりラッチ回路４に
入力されるデータは、ステッピングモータ２１を励磁さ
せるためのデータであり、このデータを変化させること
によりステッピングモータ２１の回転駆動が行われる。
また、比較回路１１において設定されるデータは、ラッ
チ回路４に入力されるタイミング生成用のデータであ
り、ステッピングモータ２１の回転速度の制御用として
用いられる。データメモリ３には、ステッピングモータ
２１を駆動させるための励磁パターンデータと、出力さ
れるタイミングデータとが格納されており、クロック生
成回路９よりは、一致信号１０３が出力されてアドレス
指定回路５、ラッチ回路４および比較回路１１に入力さ
れている。

【００２４】前述の第１の実施例の場合と同様に、先
ず、ＣＰＵ２において、アドレス指定回路５に対して、
読出されるデータ（この場合は、前記励磁パターンデー
タならびにタイミングデータ）と、データメモリ３に対
する読出し開始アドレスが設定される。この設定作用
は、アドレスバス２０１およびデータバス２０２を通し
て行われる。次いで、バスセレクト信号１０２を介し
て、アドレス指定回路５に接続されている入出力用アド
レスバス２０３と、ラッチ回路４に接続されている入出
力用データバス２０４により、データメモリ３に対する
読出しならびに書込みの動作が行われるように、切替制
御が行われる。クロック生成回路９においては、カウン
タ回路１０がインクリメントまたはデクリメントされ
て、比較回路１１において設定されている値と一致する
と所定の一致信号１０２が出力される。この一致信号１
０３は、アドレス指定回路５およびラッチ回路４に伝達
され、当該一致信号のタイミングにおいて、データメモ
リ３に格納されている励磁パターンデータが出力され
て、ラッチ回路４に入力される。また、同時に、次にラ
ッチ回路４に入力されるタイミングデータがデータメモ
リ３から出力され、クロック生成回路９に含まれる比較
回路１１に入力されて当該タイミングが設定される。そ
の後の時点において、アドレス指定回路５により指定さ
れるアドレスに対して＋２される。本実施例において
は、データメモリ３上には、ラッチ回路４に対する出力
データと、クロック生成回路９に対する出力データとの
２種類のデータが格納されているために、最低でも二つ
のデータが必要となるため、上述のようにアドレス指定
回路５により指定されるアドレスに対して＋２される訳
である。

【００２５】ラッチ回路４に対する出力動作のタイミン
グは、クロック生成回路９において生成される一致信号
１０３に同期しているため、マイクロコンピュータ１を
構成しているハードウェアの電気的特性による数十ｎｓ
程度の遅延時間が介在するものの、命令実行による数μ
ｓの遅延時間が生じることがないために、精度のよいタ
イミングによりラッチ回路４にデータを出力することが
可能である。また、ＣＰＵ２の命令実行に用いられるシ
ステムクロックが比較的遅いクロックであっても、クロ
ック生成回路９からの出力信号が速ければ、命令実行速
度より速いタイミングでのデータ出力が可能となる。

【００２６】上述したように、入出力動作のトリガとな
る信号は、ＣＰＵ２のシステムクロックを含めて、ＣＰ
Ｕ２の周辺ハードウェアからの信号である場合において
も、全て本発明は適用される。また、ラッチ回路４およ
びアドレス指定回路５の数としては、両者が同期して動
作するものであれば、複数組であっても、また両者の数
が一致していなくても本発明が適用されることは云うま
でもない。

【００２７】なお、プリンタ制御の場合においては、ホ
ストマシンからの印字データの取込み動作と、プリンタ
ヘッドへのデータ出力動作と、ステッピングモータ駆動
のためのデータ出力動作に対して、本発明を複数組適用
することが可能である。

【００２８】

【発明の効果】以上説明したように、本発明は、内蔵さ
れるデータ記憶装置と、外部のホストマシンまたはステ
ッピングモータ等に対応する入出力装置との間のデータ
転送が、ＣＰＵの命令実行時間に依存することなく行わ
れるため、ホストマシンからプリンタに印字データを取
込む場合における印字速度が改善され、ソフトウェアタ
イマを使用する時間管理が可能になるとともに、プリン
タの印字品質も改善されるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来例を示すブロック図である。

【図４】他の従来例を示すブロック図である。

【符号の説明】

１、１２ マイクロコンピュータ ２、１３ ＣＰＵ ３、１４ データメモリ ４、１５、１６ ラッチ回路 ５ アドレス指定回路 ６ アドレスバスセレクタ ７ データバスセレクタ ８、１７ プログラムメモリ ９ クロック生成回路 １０ カウンタ回路 １１ 比較回路 １８ ＤＭＡＣ １９ タイマ ２０ ホストマシン ２１ ステッピングモータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 内蔵されるデータメモリ（ＲＡＭ）のア
   ドレスを指定するアドレス指定回路と、 前記アドレス指定回路に任意のデータを設定する手段
   と、 所定の外部入力信号の任意のタイミングにおいて、前記
   アドレス指定回路に設定されたデータを加算または減算
   する手段と、 前記外部入力信号の任意のタイミングにおいて、前記ア
   ドレス指定回路によりアドレスを指定される前記データ
   メモリのデータ内容を外部に出力する手段、または前記
   アドレス指定回路によりアドレスを指定される前記デー
   タメモリに外部よりのデータを入力する手段と、 を備えることを特徴とするマイクロコンピュータ。
2. 【請求項２】 内蔵されるデータメモリ（ＲＡＭ）のア
   ドレスを指定するアドレス指定回路と、 前記アドレス指定回路に任意のデータを設定する手段
   と、 所定のタイミングのクロック信号を生成するクロック生
   成回路と、 前記クロック信号のタイミングにおいて、前記アドレス
   指定回路に設定されたデータを加算または減算する手段
   と、 前記クロック信号のタイミングにおいて、前記アドレス
   指定回路によりアドレスを指定される前記データメモリ
   のデータ内容を外部に出力する手段、または前記アドレ
   ス指定回路によりアドレスを指定される前記データメモ
   リに外部よりのデータを入力する手段と、 を備えることを特徴とするマイクロコンピュータ。