JP3119623B2 - サーマルプリンタ印加制御回路 - Google Patents
サーマルプリンタ印加制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、サーマルプリンタ
印加制御回路に関し、特に、高速ラインサーマルプリン
タにおいてファームウエア制御の負荷を軽減するととも
に印字品位の向上を図るための技術に関する。
印加制御回路に関し、特に、高速ラインサーマルプリン
タにおいてファームウエア制御の負荷を軽減するととも
に印字品位の向上を図るための技術に関する。
【０００２】
【従来の技術】ラインサーマルプリンタでは、印加制御
はファームウエア制御にて行われている。モータ制御を
タイマーを用いて行う場合、タイマーの割り込みに連動
してファームウエア制御で相励磁信号をモータドライバ
に出力するか、タイマーより相切替信号を生成し、ハー
ドウエアにてモータを制御する。
はファームウエア制御にて行われている。モータ制御を
タイマーを用いて行う場合、タイマーの割り込みに連動
してファームウエア制御で相励磁信号をモータドライバ
に出力するか、タイマーより相切替信号を生成し、ハー
ドウエアにてモータを制御する。
【０００３】いずれの場合も、ファームウエアにてタイ
マーの割り込みに連動して印字データ転送、印加制御を
行っている。
マーの割り込みに連動して印字データ転送、印加制御を
行っている。
【０００４】
【発明が解決しようとする課題】しかし、この従来技術
には次のような問題点があった。第１の問題点は、高速
印字を行う場合に特別な処理能力を持つＣＰＵやハード
ウエアを使用しなければファームウエアの処理が間にあ
わないことがあった。
には次のような問題点があった。第１の問題点は、高速
印字を行う場合に特別な処理能力を持つＣＰＵやハード
ウエアを使用しなければファームウエアの処理が間にあ
わないことがあった。
【０００５】その理由は、ラインサーマルプリンタにお
いて高速で印加を行う場合、モータの１ステップあたり
の時間と感熱紙を発色させるまでの時間がほぼ同じにな
ってしまう場合があり、相切替タイミングのタイマー割
り込みと他の割り込み処理が重なった場合に印加開始が
遅れてしまうことにある。
いて高速で印加を行う場合、モータの１ステップあたり
の時間と感熱紙を発色させるまでの時間がほぼ同じにな
ってしまう場合があり、相切替タイミングのタイマー割
り込みと他の割り込み処理が重なった場合に印加開始が
遅れてしまうことにある。
【０００６】第２の問題点は、高速印字を行った場合に
印字品位が低下することがあった。その理由は、相切替
後の印加開始までの時間が、相切替タイミングのタイマ
ー割り込みと他の割り込み処理が重なった場合などの要
因により、ライン毎に異なることにある。
印字品位が低下することがあった。その理由は、相切替
後の印加開始までの時間が、相切替タイミングのタイマ
ー割り込みと他の割り込み処理が重なった場合などの要
因により、ライン毎に異なることにある。
【０００７】本発明は、以上の問題点を考慮してなされ
たもので、ファームウエア制御の負荷を軽減するととも
に印字品位の向上を図ることができるサーマルプリンタ
印加制御回路を提供することを課題とする。
たもので、ファームウエア制御の負荷を軽減するととも
に印字品位の向上を図ることができるサーマルプリンタ
印加制御回路を提供することを課題とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、ラインサーマルプリンタをファームウ
エアプログラムに基づいて制御するＣＰＵと、そのＣＰ
Ｕの命令に基づいてステッピングモータの動作制御を行
うステッピングモータ制御回路及び印加制御回路とを含
むサーマルプリンタ印加制御回路において、ダイレクト
メモリアクセス機能を有し、起動要求信号に基づいてメ
モリ内の印字データを印加制御回路に転送するＤＭＡ回
路を備え、印加制御回路は、印字データがヘッドにロー
ドされた時点で次ライン分印字データのＤＭＡ転送をす
るための起動要求信号を出力する処理と、ステッピング
モータの相切替信号を受けて印加許可状態の場合に１ラ
イン分の印加を実行する処理とを行うようになされてい
るとともに、１ライン分の印加の実行中に、次ライン分
印字データのＤＭＡ転送を行うようになされている構成
とした。その場合、予めＣＰＵから設定されたタイマー
値をカウントすることにより、ステッピングモータの相
切替タイミングを発生させて印加許可状態とするための
ステッピングモータの相切替信号を発生させるタイマー
回路を含む構成とすることもできる。また、ステッピン
グモータ制御回路は、モータドライバ回路と、相切替信
号に基づいて相切替タイミング信号により予めセットさ
れている相励磁信号をモータドライバ回路に出力しステ
ッピングモータを動作させる相切替制御回路とを含む構
成とすることもできる。また、印加制御回路は、起動要
求信号に基づいてメモリ内の印字データを変換しサーマ
ルヘッド制御回路に出力するパラレルシリアル変換回路
を含む構成とすることもできる。また、印加制御回路
は、印字データを格納するバッファを有するサーマルヘ
ッドドライバを含む構成とすることもできる。本発明で
は、ラインサーマルプリンタをファームウエアプログラ
ムに基づいて制御するＣＰＵと、予めＣＰＵから設定さ
れたタイマー値をカウントし、ステッピングモータの相
切替信号を発生させるタイマー回路と、相切替信号に基
づいて相切替タイミング信号により予めセットされてい
る相励磁信号をモータドライバ回路に出力しステッピン
グモータを動作させる相切替制御回路と、ダイレクトメ
モリアクセス機能を有し、起動要求信号に基づいてメモ
リ内の印字データをパラレルシリアル変換回路に転送す
るＤＭＡ回路と、印字データを格納するサーマルヘッド
ドライバと、印字データがヘッドにロードされた時点で
次ライン分印字データのＤＭＡ転送をするための起動要
求信号を出力し、相切替信号を受けて印加許可状態の場
合に１ライン分の印加を実行するサーマルヘッド制御回
路とを含む構成とするのが好適である。
め、本発明では、ラインサーマルプリンタをファームウ
エアプログラムに基づいて制御するＣＰＵと、そのＣＰ
Ｕの命令に基づいてステッピングモータの動作制御を行
うステッピングモータ制御回路及び印加制御回路とを含
むサーマルプリンタ印加制御回路において、ダイレクト
メモリアクセス機能を有し、起動要求信号に基づいてメ
モリ内の印字データを印加制御回路に転送するＤＭＡ回
路を備え、印加制御回路は、印字データがヘッドにロー
ドされた時点で次ライン分印字データのＤＭＡ転送をす
るための起動要求信号を出力する処理と、ステッピング
モータの相切替信号を受けて印加許可状態の場合に１ラ
イン分の印加を実行する処理とを行うようになされてい
るとともに、１ライン分の印加の実行中に、次ライン分
印字データのＤＭＡ転送を行うようになされている構成
とした。その場合、予めＣＰＵから設定されたタイマー
値をカウントすることにより、ステッピングモータの相
切替タイミングを発生させて印加許可状態とするための
ステッピングモータの相切替信号を発生させるタイマー
回路を含む構成とすることもできる。また、ステッピン
グモータ制御回路は、モータドライバ回路と、相切替信
号に基づいて相切替タイミング信号により予めセットさ
れている相励磁信号をモータドライバ回路に出力しステ
ッピングモータを動作させる相切替制御回路とを含む構
成とすることもできる。また、印加制御回路は、起動要
求信号に基づいてメモリ内の印字データを変換しサーマ
ルヘッド制御回路に出力するパラレルシリアル変換回路
を含む構成とすることもできる。また、印加制御回路
は、印字データを格納するバッファを有するサーマルヘ
ッドドライバを含む構成とすることもできる。本発明で
は、ラインサーマルプリンタをファームウエアプログラ
ムに基づいて制御するＣＰＵと、予めＣＰＵから設定さ
れたタイマー値をカウントし、ステッピングモータの相
切替信号を発生させるタイマー回路と、相切替信号に基
づいて相切替タイミング信号により予めセットされてい
る相励磁信号をモータドライバ回路に出力しステッピン
グモータを動作させる相切替制御回路と、ダイレクトメ
モリアクセス機能を有し、起動要求信号に基づいてメモ
リ内の印字データをパラレルシリアル変換回路に転送す
るＤＭＡ回路と、印字データを格納するサーマルヘッド
ドライバと、印字データがヘッドにロードされた時点で
次ライン分印字データのＤＭＡ転送をするための起動要
求信号を出力し、相切替信号を受けて印加許可状態の場
合に１ライン分の印加を実行するサーマルヘッド制御回
路とを含む構成とするのが好適である。
【０００９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。図１は、本発明の
実施の形態に係るサーマルプリンタ印加制御部のブロッ
ク構成図であり、図２はそのサーマルヘッド制御回路の
ブロック構成図、図３はタイミングチャートである。
について、図面を参照して説明する。図１は、本発明の
実施の形態に係るサーマルプリンタ印加制御部のブロッ
ク構成図であり、図２はそのサーマルヘッド制御回路の
ブロック構成図、図３はタイミングチャートである。
【００１０】本実施の形態では、図１に示すように、Ｄ
ＭＡ回路６と相切替制御回路５１とサーマルヘッド制御
回路７２を有することで、印字データ転送、モータ制
御、印加制御のほとんどをハードウエア制御で行う構成
としている。
ＭＡ回路６と相切替制御回路５１とサーマルヘッド制御
回路７２を有することで、印字データ転送、モータ制
御、印加制御のほとんどをハードウエア制御で行う構成
としている。
【００１１】即ち、この図１の例は、ラインサーマルプ
リンタの印加制御部の構成図で、ＣＰＵ１、ＲＯＭ２、
ＲＡＭ３、タイマー回路４、ステッピングモータ制御回
路５、ＤＭＡ回路６、印加制御回路７を含む。
リンタの印加制御部の構成図で、ＣＰＵ１、ＲＯＭ２、
ＲＡＭ３、タイマー回路４、ステッピングモータ制御回
路５、ＤＭＡ回路６、印加制御回路７を含む。
【００１２】ステッピングモータ制御回路５は、相切替
制御回路５１とモータドライバ回路５２を備えている。
制御回路５１とモータドライバ回路５２を備えている。
【００１３】印加制御回路７は、パラレルシリアル変換
回路７１とサーマルヘッド制御回路７２とサーマルヘッ
ドドライバ７３を備えている。
回路７１とサーマルヘッド制御回路７２とサーマルヘッ
ドドライバ７３を備えている。
【００１４】ＣＰＵ１は、ラインサーマルプリンタの全
てを制御するＣＰＵでＲＯＭ２に書き込まれたファーム
ウエアプログラムにより動作を行う。
てを制御するＣＰＵでＲＯＭ２に書き込まれたファーム
ウエアプログラムにより動作を行う。
【００１５】ＲＡＭ３は、データ格納に使用し、作業用
メモリの他に印字データの格納に使用する。
メモリの他に印字データの格納に使用する。
【００１６】タイマー回路４は、あらかじめＣＰＵ１か
ら設定されたタイマー値をカウントし、ステッピングモ
ータの相切替信号を発生させる。相切替信号は、相切替
制御回路５１に入力される。
ら設定されたタイマー値をカウントし、ステッピングモ
ータの相切替信号を発生させる。相切替信号は、相切替
制御回路５１に入力される。
【００１７】相切替制御回路５１は相切替タイミングの
信号によりあらかじめセットされている相励磁信号をモ
ータドライバ回路５２に出力しステッピングモータを動
作させる。相切替制御回路５１はＦＩＦＯバッファ等に
より実現できる。
信号によりあらかじめセットされている相励磁信号をモ
ータドライバ回路５２に出力しステッピングモータを動
作させる。相切替制御回路５１はＦＩＦＯバッファ等に
より実現できる。
【００１８】ＤＭＡ回路６は、ダイレクトメモリアクセ
ス機能を有し、ラインサーマルヘッドへの印字データ転
送に使用する。初めの起動は、ファームウエアによりＣ
ＰＵ１の指示を経て実行され、次ライン以降はサーマル
ヘッド制御回路７２の起動要求信号を受けてファームウ
エアを介在せずにＤＭＡを起動する。
ス機能を有し、ラインサーマルヘッドへの印字データ転
送に使用する。初めの起動は、ファームウエアによりＣ
ＰＵ１の指示を経て実行され、次ライン以降はサーマル
ヘッド制御回路７２の起動要求信号を受けてファームウ
エアを介在せずにＤＭＡを起動する。
【００１９】ＤＭＡ回路６はあらかじめＣＰＵ１により
ＲＡＭ３に書き込まれている１ライン分の印字データ
を、数回のＤＭＡ転送にてＲＡＭ３からパラレルシリア
ル変換回路７１に転送する。
ＲＡＭ３に書き込まれている１ライン分の印字データ
を、数回のＤＭＡ転送にてＲＡＭ３からパラレルシリア
ル変換回路７１に転送する。
【００２０】パラレルシリアル変換回路７１は、シフト
レジスタにて形成され１ライン分の印字データはサーマ
ルヘッドドライバ７３内の印字バッファに格納される。
レジスタにて形成され１ライン分の印字データはサーマ
ルヘッドドライバ７３内の印字バッファに格納される。
【００２１】サーマルヘッド制御回路７２は、サーマル
ヘッドドライバ７３内の印字バッファから印字データが
ヘッドにロードされた時点で、次ライン分印字データの
ＤＭＡ転送をするため起動要求信号をＤＭＡ回路６に通
知する。
ヘッドドライバ７３内の印字バッファから印字データが
ヘッドにロードされた時点で、次ライン分印字データの
ＤＭＡ転送をするため起動要求信号をＤＭＡ回路６に通
知する。
【００２２】サーマルヘッド制御回路７２は、タイマー
回路４からの相切替信号を受けて印加許可状態の場合、
該ラインの印加を実行する。
回路４からの相切替信号を受けて印加許可状態の場合、
該ラインの印加を実行する。
【００２３】図２は図１のサーマルヘッド制御回路７２
内における印加起動部のブロック図である。この図２に
おいて、２０１はＡＮＤゲート、２０２、２０３はＯＲ
ゲート、２０４はＮＡＮＤゲート、２０５はインバータ
を示している。
内における印加起動部のブロック図である。この図２に
おいて、２０１はＡＮＤゲート、２０２、２０３はＯＲ
ゲート、２０４はＮＡＮＤゲート、２０５はインバータ
を示している。
【００２４】ＦＦ１０１は、印加許可を制御するフィリ
ップフロップでＦ／Ｗ制御信号をＷＲ信号にてラッチ
し、印加許可、不許可の制御を行う。
ップフロップでＦ／Ｗ制御信号をＷＲ信号にてラッチ
し、印加許可、不許可の制御を行う。
【００２５】印加許可信号がＨレベルになった後、ＦＦ
１０２、ＦＦ１０３は相切替信号をラッチするためのＦ
Ｆで、相切替信号の立ち上がり、立ち下がりでもＦＦ１
０４の出力をＨにし、印加開始信号を発生させる。
１０２、ＦＦ１０３は相切替信号をラッチするためのＦ
Ｆで、相切替信号の立ち上がり、立ち下がりでもＦＦ１
０４の出力をＨにし、印加開始信号を発生させる。
【００２６】印加開始信号は一度発生するとＦＦクリア
信号によりＦＦ１０４がリセットされるまで解除しな
い。
信号によりＦＦ１０４がリセットされるまで解除しな
い。
【００２７】印加開始信号がＨになるとＦＦ１０５の出
力がＬレベルになり、１クロック分のパルスがＦＦ１０
１のリセット端子に入力されＦＦ１０１の出力がＬレベ
ルになる。
力がＬレベルになり、１クロック分のパルスがＦＦ１０
１のリセット端子に入力されＦＦ１０１の出力がＬレベ
ルになる。
【００２８】この動作により印加許可信号は、一度Ｈレ
ベルでラッチされても相切替信号により印加開始信号が
発生するとクリアされることになる。
ベルでラッチされても相切替信号により印加開始信号が
発生するとクリアされることになる。
【００２９】次に、図１の回路の動作について図２、図
３を参照して説明する。まず、最初の１ライン目の印字
データは、ファームウエア制御により数回のＤＭＡ転送
にてＲＡＭ３からパラレルシリアル変換回路７１を経由
し、サーマルヘッドドライバ７３内の印字バッファに格
納される。
３を参照して説明する。まず、最初の１ライン目の印字
データは、ファームウエア制御により数回のＤＭＡ転送
にてＲＡＭ３からパラレルシリアル変換回路７１を経由
し、サーマルヘッドドライバ７３内の印字バッファに格
納される。
【００３０】図３においてＦ／Ｗ制御信号により印加許
可信号がＨレベルになっている場合に、図１の相切替制
御回路５１により相切替信号のエッジが変化した場合に
印加開始信号がＨレベルになり、１ライン目の印加が開
始される。
可信号がＨレベルになっている場合に、図１の相切替制
御回路５１により相切替信号のエッジが変化した場合に
印加開始信号がＨレベルになり、１ライン目の印加が開
始される。
【００３１】１ライン目の印加開始後は、直ぐに図２の
ＦＦ１０１がリセットされ相切替信号が発生しても印加
開始を行わない状態に戻る。この動作により、１−２相
制御のハーフステップ時や印加を行わないフィードのみ
の場合などの印加開始を防止する。
ＦＦ１０１がリセットされ相切替信号が発生しても印加
開始を行わない状態に戻る。この動作により、１−２相
制御のハーフステップ時や印加を行わないフィードのみ
の場合などの印加開始を防止する。
【００３２】次のラインに印加を行う必要がある場合に
印加動作及び相切替信号をセンスし、印加が必要な相切
替信号の直前に印加許可信号をＨにすれば良い。
印加動作及び相切替信号をセンスし、印加が必要な相切
替信号の直前に印加許可信号をＨにすれば良い。
【００３３】印加開始後、図２のサーマルヘッドドライ
バ７３内の印字バッファから印字データがヘッドにロー
ドされた時点で、次ライン分印字データのＤＭＡ転送を
するため起動要求信号をＤＭＡ回路６に通知する。
バ７３内の印字バッファから印字データがヘッドにロー
ドされた時点で、次ライン分印字データのＤＭＡ転送を
するため起動要求信号をＤＭＡ回路６に通知する。
【００３４】次ライン目の印字データは、ＤＭＡ回路６
により、ファームウエアを介在せずに数回のＤＭＡ転送
にて、サーマルヘッドドライバ７３内の印字バッファに
格納される。ＤＭＡ転送時間は印加時間に比べ十分に短
いため、現ラインの印加を行っている間にサーマルヘッ
ドドライバ７３内の印字バッファに準備できる。
により、ファームウエアを介在せずに数回のＤＭＡ転送
にて、サーマルヘッドドライバ７３内の印字バッファに
格納される。ＤＭＡ転送時間は印加時間に比べ十分に短
いため、現ラインの印加を行っている間にサーマルヘッ
ドドライバ７３内の印字バッファに準備できる。
【００３５】以降は予定ライン数の印加が終了し、ファ
ームウエアより、サーマルヘッド制御回路７２に対し起
動要求停止命令を受けるまで継続して１ライン毎に起動
要求及び印加制御を行う。
ームウエアより、サーマルヘッド制御回路７２に対し起
動要求停止命令を受けるまで継続して１ライン毎に起動
要求及び印加制御を行う。
【００３６】このように、本実施の形態によれば、ほと
んどの処理をハードウエアにて自動的に行っているた
め、特別な処理能力を持つＣＰＵやハードウエアを必要
とせずに高速に印加制御を行うことが可能になる。
んどの処理をハードウエアにて自動的に行っているた
め、特別な処理能力を持つＣＰＵやハードウエアを必要
とせずに高速に印加制御を行うことが可能になる。
【００３７】また、ステップ毎に一定のタイミングで印
加制御を行うことができるため、印字品位を高めること
が可能になる。
加制御を行うことができるため、印字品位を高めること
が可能になる。
【００３８】
【発明の効果】第１の効果は、特別な処理能力を持つＣ
ＰＵやハードウエアを必要とせずに高速に印加制御を行
えることにある。その理由は、ほとんどの処理をハード
ウエアにて自動的に行っているためである。
ＰＵやハードウエアを必要とせずに高速に印加制御を行
えることにある。その理由は、ほとんどの処理をハード
ウエアにて自動的に行っているためである。
【００３９】第２の効果は、印字品位が高いことにあ
る。その理由は、ステップ毎に一定のタイミングで印加
制御を行うことができるためである。
る。その理由は、ステップ毎に一定のタイミングで印加
制御を行うことができるためである。
【図１】本発明の実施の形態に係るラインサーマルプリ
ンタの印加制御部のブロック構成図である。
ンタの印加制御部のブロック構成図である。
【図２】本発明の実施の形態に係るサーマルヘッド制御
回路内における印加起動部のブロック構成図である。
回路内における印加起動部のブロック構成図である。
【図３】本発明の実施の形態に係るタイミングチャート
である。
である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ タイマー回路 ５ ステッピングモータ制御回路 ５１ 相切替制御回路 ５２モータドライバ回路 ６ ＤＭＡ回路 ７ 印加制御回路 ７１ パラレルシリアル変換回路 ７２ サーマルヘッド制御回路 ７３ サーマルヘッドドライバ １０１、１０２、１０３、１０４、１０５ フリップフ
ロップ（ＦＦ） ２０１ ＡＮＤ ２０２、２０３ ＯＲ ２０４ ＮＡＮＤ ２０５ インバータ
ロップ（ＦＦ） ２０１ ＡＮＤ ２０２、２０３ ＯＲ ２０４ ＮＡＮＤ ２０５ インバータ
Claims (6)
- 【請求項１】 ラインサーマルプリンタをファームウエ
アプログラムに基づいて制御するＣＰＵと、そのＣＰＵ
の命令に基づいてステッピングモータの動作制御を行う
ステッピングモータ制御回路及び印加制御回路とを含む
サーマルプリンタ印加制御回路において、ダイレクトメ
モリアクセス機能を有し、起動要求信号に基づいてメモ
リ内の印字データを前記印加制御回路に転送するＤＭＡ
回路を備え、前記印加制御回路は、印字データがヘッド
にロードされた時点で次ライン分印字データのＤＭＡ転
送をするための前記起動要求信号を出力する処理と、ス
テッピングモータの相切替信号を受けて印加許可状態の
場合に１ライン分の印加を実行する処理とを行うように
なされているとともに、１ライン分の印加の実行中に、
次ライン分印字データのＤＭＡ転送を行うようになされ
ていることを特徴とする、サーマルプリンタ印加制御回
路。 - 【請求項２】 予めＣＰＵから設定されたタイマー値を
カウントすることにより、ステッピングモータの相切替
タイミングを発生させて印加許可状態とするための相切
替信号を発生させるタイマー回路を含むことを特徴とす
る、請求項１記載のサーマルプリンタ印加制御回路。 - 【請求項３】 前記ステッピングモータ制御回路は、モ
ータドライバ回路と、前記相切替信号に基づいて相切替
えタイミング信号により予めセットされている相励磁信
号をモータドライバ回路に出力しステッピングモータを
動作させる相切替制御回路とを含むことを特徴とする、
請求項１又は２記載のサーマルプリンタ印加制御回路。 - 【請求項４】 前記印加制御回路は、前記起動要求信号
に基づいてメモリ内の印字データを変換し前記サーマル
ヘッド制御回路に出力するパラレルシリアル変換回路を
含むことを特徴とする、請求項１記載のサーマルプリン
タ印加制御回路。 - 【請求項５】前記印加制御回路は、前記印字データを格
納するバッファを有するサーマルヘッドドライバを含む
ことを特徴とする、請求項４記載のサーマルプリンタ印
加制御回路。 - 【請求項６】ラインサーマルプリンタをファームウエア
プログラムに基づいて制御するＣＰＵと、予めＣＰＵか
ら設定されたタイマー値をカウントし、ステッピングモ
ータの相切替信号を発生させるタイマー回路と、前記相
切替信号に基づいて相切替えタイミング信号により予め
セットされている相励磁信号をモータドライバ回路に出
力しステッピングモータを動作させる相切替制御回路
と、ダイレクトメモリアクセス機能を有し、起動要求信
号に基づいてメモリ内の印字データをパラレルシリアル
変換回路に転送するＤＭＡ回路と、前記印字データを格
納するサーマルヘッドドライバと、印字データがヘッド
にロードされた時点で次ライン分印字データのＤＭＡ転
送をするための前記起動要求信号を出力し、前記相切替
信号を受けて印加許可状態の場合に１ライン分の印加を
実行するサーマルヘッド制御回路とを含む、サーマルプ
リンタ印加制御回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17380998A JP3119623B2 (ja) | 1998-06-08 | 1998-06-08 | サーマルプリンタ印加制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17380998A JP3119623B2 (ja) | 1998-06-08 | 1998-06-08 | サーマルプリンタ印加制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11348333A JPH11348333A (ja) | 1999-12-21 |
| JP3119623B2 true JP3119623B2 (ja) | 2000-12-25 |
Family
ID=15967569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17380998A Expired - Fee Related JP3119623B2 (ja) | 1998-06-08 | 1998-06-08 | サーマルプリンタ印加制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119623B2 (ja) |
-
1998
- 1998-06-08 JP JP17380998A patent/JP3119623B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11348333A (ja) | 1999-12-21 |
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