JPH03208121A - プリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ホスト装置からのデータ受信にＦＩＦ○メ
モリを用いたレーザプリンタ等のプリンタ装置に関する
。

〔従来の技術〕

従来、例えばレーザプリンタのようなプリンタ装置にお
いては、一般にオフィスコンピュータ，パーソナルコン
ピュータ，ワードプロセッサ，データ処理装置，画像処
理装置等のホスト装復から送信されたデータをホストイ
ンタフェースによって受信し、その都度ホストインタフ
ェース丙の割込制御回路がマイクロコンピュータ（以下
ｒ　Ｃ　１１ＵＪと略称する）へ割込信号を出力して、
その受信データを取り込ませるようにしている。

そして，そのＣＰＵは取り込んだ受信データを順次イン
プットバッファに転送してそこに一時記憶させ，その後
そのデータ中に例えば文字コードデータがあれば、それ
をイメージデータに変換してビデオバツファ上に展開し
て、それをプリンタエンジンに送出してプリントアウト
させていた。

しかしながら、このようなプリンタ装置では，データ受
信毎に上述のような割込処理が入るために、ＣＰＵのス
ループットが低下するという問題があった。

そこで、近年、ホストインタフェース内にＦＩＦＯメモ
リ等からなる制御回路を内蔵したプリンタ装置が製品化
されてきており、この種の装置ではそのＦＩＦ○メモリ
が受信データを順次記憶し、そのデータ量が所定量（予
め設定しておくことができる）に達する度に割込制御回
路がＣＰＵへ割込信号を出力し、内部に蓄積されたデー
タをまとめてそのＣＰＵに取り込ませる。

したがって、前述した従来例に比べて割込回数が大幅に
削減し、ＣＰＵの負荷が軽減されてスループットが大幅
に向上するようになった。

〔発明が解決しようとする課題〕

しかしながら、このようなＦＩＦＯメモリを用いたプリ
ンタ装置においては、そのＦＩＦＯメモリの記憶容量を
例えば４バイトに設定しておくと、ホスト装置から受信
するデータが４バイトの整数倍である場合には、その最
終データがＦＩＦＯメモリに記憶された時点でも４バイ
トになるのでＣＰＵに割込信号を出力できるが、受信デ
ータが４バイトの整数倍でなく、ＦＩＦ○メモリに３バ
イト以下のデータしか記憶されずにデータの受信が終了
してしまった時には割込信号を出力することができず、
ＦＩＦ○メモリ内にデータを残してしまうという問題が
あった。

そこで、ＣＰＵがＦＩＦＯメモリ内のデータの有無を上
述の割込処理毎に判別し、データ有りと判別してから所
定時間経過しても次の割り込みがかからない時には、そ
れがなくても自動的にＦＩＦ○メモリ内のデータを取り
込むようすれば、デ一夕が残存するようなことがなくな
るが、ＣＰＵが上述のようにＦＩＦＯメモリを直接管理
しなければならなくなるので，その分だけスループット
が低下することになる． 一方、ＣＰＵの動作状態によっては、例えばその状態が
フリーの時には、ＦＩＦ○メモリ内のデータ量を４バイ
トずつよりもＣＰＵの処理単位である例えば１バイトず
つ取り込んだ方が処理効率がよいが、従来はＦＩＦ○メ
モリ内のデータが予め設定されたデータ量単位になった
時にしかＣＰＵに割込信号を出力することができなかっ
たため、ＣＰＵの動作状態に応じた効率のよいデータ取
り込み処理ができないという問題があった。

この発明は上記の点に鑑みてなされたものであり、ＦＩ
Ｆ○メモリ内に最終データが記憶された時に割込信号を
発生すべき設定量に満たなくても，マイクロコンピュー
タに割り込みをかけられるようにして、ＦＩＦＯメモリ
がそのマイクロコンピュータによって直接管理されなく
てもデータが残ってしまうことがないようにすることを
目的とする。

さらに、マイクロコンピュータの動作状態に応じた最適
なデータ量ごとにＦＩＦＯメモリのデータを取り込んで
インプットバッファへ転送させ得るようにして、マイク
ロコンピュータの使用効率を向上させることを目的とす
る。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、前述のようなプ
リンタ装置において、ＦＩＦ○メモリへのデータの入力
開始に同期して時間計測をスタートし、その計測値がマ
イクロコンピュータによって設定された時間に達した時
にそのマイクロコンピュータへ割込信号を出力するタイ
マ回路を設けたものである。

さらに、インプットバッファの使用容量を検出し、その
使用容量に応じて割込信号を出力するためのＦＩＦＯメ
モリ内のデータ量の設定値を変更する割込制御回路を設
けるのが望ましい。

〔作　用〕

このように構威されたプリンタ装置によれば、ＦＩＦＯ
メモリ内に最終データが記憶された時にそのメモリが設
定量に満たなくて割込制御回路が割込信号を出力できな
くても、タイマ回路がＦＩＦＯメモリへのデータの入力
開始に同期して時間計測をスタートして、その計測値が
マイクロコンピュータによって設定された時間に達した
時にマイクロコンピュータへ割込信号を出力するので、
そのマイクロコンピュータによりＦＩＦＯメモリ内の残
りデータをインプットバッファに転送させることができ
，スループットの低下を招くようなマイクロコンピュー
タによるＦＩＦＯメモリの直接管理によらなくても，そ
のＦＩＦ○メモリにデータを残すことがなくなる。

さらに、インプットバッファの使用容量を検出し、その
使用容量に応じて割込信号を出力するためのＦＩＦＯメ
モリ内のデータ量の設定値を変更する割込制御回路を使
用すれば，例えばインプットバッファが使用されていな
い時はマイクロコンピュータが行なう処理がないので、
割込信号を出力すへきデータ量の設定値を小さくして割
込信号の出力間隔を短くし、インプットバッファ内のデ
ータ量が増加するに連れてＦＩＦ○メモリ内のデータ量
の設定値を徐々に大きくして割込信号の出力間隔を延ば
していく。

すなわち、マイクロコンピュータの動作状態に応じた最
適なデータ量ごとにＦＩＦ○メモリのデータを取り込ん
でインプットバッファへ転送させることができるので，
マイクロコンピュータの使用効率が大幅に向上する。

〔実　施　例〕

以下、この発明の実施例を添付図面に基づいて具体的に
説明する。

第２図は、この発明の一実施例であるレーザプリンタの
構或を示すブロック図である。

コントローラ１は、インタフェースとしてホストマシン
２と接続するためのホストインタフェース３，フォント
カートリッジ４と接続するためのパスバツファ５，操作
パネル６と接続するためのパネルインタフェース７，プ
リンタエンジン８と接続するためエンジンインタフェー
ス９と．マイクロコンピュータ（以下ｒｃＰＵＪ　と略
称する）１０，プログラムＲＯＭＩＩ，フォントＲＯＭ
１２，ＲＡＭ１３，及びオプションＲＡＭ１　４とを備
えている。

なお、その各部はアドレスバス，制御バス，及びデータ
パスからなるバスライン１５によって相互に接続されて
いる。

ホストインタフェース３は、オフィスコンピュータ，パ
ーソナルコンピュータ，ワードプロセッサ，データ処理
装置，あるいは画像処理装置等のホストマシン（ホスト
装１！）２との間で文字コードデータやイメージデータ
等の印字データ，制御コードデータ，コマンド，ステー
タス情報等の各データの送受信を司るインタフェースで
あり、接続するホストマシンに合わせて各種のシリアル
インタフェースあるいはパラレルインタフェースを選択
する。

パスバツファ５は、フォントカートリッジ４との間で各
データの送受信を司る。

パネルインタフェース７は、操作パネル６との間で表示
制御データの送信と各キー情報の受信を行なっている。

エンジンインタフェース９は、プリンタエンジン８との
間でコマンドやステータス情報等のデータの送受信を司
る。

ＣＰＵＩＱは汎用の１６又は３２ビットのマイクロコン
ピュータであり、このプリンタコントローラ全体の統括
制御を司る。

プログラムＲＯＭＩＩはＣＰＵＩＱを動作させるための
プログラムデータや固定データを格納し、フォントＲＯ
Ｍ１　２は常駐フォントデータを格納する。

ＲＡＭ１”ｉは大容量のランダムアクセスメモリであり
、ＣＰＵＩＯが使用するワークメモリ，ホストマシン２
からの受信データを一時記憶するインプットバッファ，
そのインプットバッファ上のデータによって作成される
ページデータを記憶するページバツファ，プリンタエン
ジン８へ送出するイメージデータ（ビデオデータ）を展
開するビデオバンファ，ホストマシン２からのダウンロ
ードフォントデータあるいはフォントカートリッジ４か
らのフォントデータを記憶するフォントファイル等に使
用される。

オプションＲＡＭ１　４は、ＲＡＭ１３の容量不足に対
処するために増設したＲＡＭである。

フォントカートリッジ４は、オプションのフォントデー
タを格納したＲＡＭあるいはＲＯＭを内蔵しており、こ
れを外部のスロットに挿着することにより、ｃｐＵ１０
がそのフォントデータをＲＡＭ１３のフォントファイル
にロードすると共に、そのフォントデータを使用してプ
リントを行なわせることができる。

プリンタエンジン８は、図示しない感光体ドラム上をビ
デオ信号に応じて変調されるレーザ光によって光学的に
走査する光書込部，感光体ドラムとその周囲の各プロセ
ス機器から構成される作像部，並びにレジストローラ対
等の各ローラ等からなる用紙搬送部などからなる機構部
と，その制御部であるエンジンドライバとからなり、コ
ントローラ１からのコマンド及びビデオ信号によって、
エンジンドライバが作倣部及び用紙搬送部のシーケンス
動作と光書込部へのビデオ変調信号を制御してプリント
を実行する。

第１図は、第２図のホストインタフェース３としてシリ
アルインタフェースを使用した場合のその要部のみを示
す制御回路図である。

第１図において、２０は４バイトのデータ記憶容量を持
つＦＩＦＯメモリであり、ホストマシン２からのデータ
を先頭アドレスから順次記憶し、設定されたデータ量に
達した時点で先頭アドレスから順次データを出力するこ
とができる。

このＦＩＦＯメモリ２０は、入力データを１バイト記憶
する毎に語長カウンタ２１ヘパルス信号を出力する。

語長カウンタ２１は、ＦＩＦＯメモリ２０からのパルス
信号をカウントして、メモリ２０内のデータ量（語長）
に対応するカウント値のデータをコンパレータ２３へ出
力する。すなわち＋　ＦＩＦＯメモリ２０内のデータ量
が１バイトに達した時には「１」を、２バイトに達した
時は「２」を、３バイトに達した時は「３」を、４バイ
トに達した時は「４』を出力し、コンパレータ２３から
の割込信号を入力するとリセットする。

ラツチ２２は、割込信号を出力すべきＦＩＦ○メモリ２
０内のデータ量の設定値を記憶するものであり、ＣＰＵ
１０から送られてくるその設定値のデータを、そのＣＰ
ＵＩ　Ｑからの書込信号／ＷＲ１　（「／ｊは負論理を
示す）によってラッチして出力する。

コンバレータ２３は，語長カウンタ２１とラツチ２２の
各出力データを入力し、両データが同一となった時、す
なわちＦＩＦＯメモリ２０内のデータ量が上記設定値に
達した時に、出力部から割込信号を出力する。

タイマ回路２４は、ＣＰＵＩＯから送られてくる設定時
間（タイマ設定値）のデータを、そのＣＰＵＩＯからの
書込信号／　Ｗ　Ｒ　２によってラッチする。

そして、ロード端子に入力されるタイマリセット信号が
ハイレベル゛Ｈ゜になった時に時間計測をスタートし、
その計測値がＣＰＵ１　０によって設定された時間に達
した時に出力部から割込信号を出力する。

また、ロード端子に入力されるタイマリセット信号がハ
イレベル゜Ｈ゜になった時点でリセットする。

フリツプフロツプ回路（以下ｒＦ／ＦＪと略称する）２
５は、入力端子Ｄから基準電圧Ｖｒｅｆを入力し、リセ
ット端子ＲＳＴに入力される信号がハイレベル゜Ｈ゜の
時に、クロック端子ＣＫからストローブ信号を入力する
と、出力端子Ｑから出力されるタイマリセット信号をハ
イレベル゜Ｈ゛にする。

また、リセット端子ＲＳＴに入力される信号がローレベ
ル゛Ｌ゛になると、リセットして出力端子Ｑから出力さ
れるタイマリセット信号をローレベル゛Ｌ゜にする。

なお、シリアルインタフェースであるこのホストインタ
フェース３では、ホストマシン２から送られてくる各デ
ータの先頭と後尾にそれぞれ位置するスタートビット及
びストップビットのうち、スタートビットを受信してか
らストップビットを受信するまでの間、図示しない回路
により上記のストローブ信号を発生させることができる
ものとする。

ＯＲゲート２６は、コンパレータ２３あるいはタイマ回
路２４からの割込信号を入力すると、それをＣＰｔＪ１
０へ出力する。

ＮＯＲゲート２７は，コンバレータ２３からの割込信号
あるいはＣＰＵＩＯからのリセット信号を入力すると、
それを反転してＦ／Ｆ２５のリセット端子ＲＳＴへ出力
する。

次に，このように構成されたこの実施例の作用について
第３図及び第４図をも参照して具体的に説明する。

第３図は、第２図のＣＰＵ１　０によるこの発明に係わ
るデータ処理を示すフローチャートである。

このルーチンは電源が投入されるとスタートし、まずイ
ニシャライズを行ない、次に第１図のラツチ２２へ割込
信号を出力すべきＦＩＦＯメモリ２０内のデータ量を設
定するデータとして例えば「４」を出力し、タイマ回路
２４ヘタイマ設定値ｔのデータを出力した後、ＲＡＭｌ
　３のインプットバッファ内にデータがあるか否かを判
断する。

なお、ＣＰＵＩＯは、上記のデータ量を設定するデータ
あるいはタイマ設定値ｔのデータを出力する時には、書
込信号／ＷＲ１又は／　Ｗ　Ｒ　２をそれぞれ所定のタ
イミングで出力する。

そして、インプットバッファ内にデータがあれば、その
データ中のコマンドを解析してデータ処理を行ない，そ
の際ＲＡＭ１　３のページバッファ上にページデータを
作成する。

次いで、そのページデータに基づいてＲ　Ａ．　Ｍ１３
のビデオバツファ上にイメージデータを作成し、それを
プリンタエンジン８へ送出してプリントアウトさせた後
、インプットバッファ内にデータがあるか否かの判断に
戻って上述の処理を繰り返す。

一方，ホストインタフェース３における第１図の各部は
、次のような動作を行なう。

まず、ラツチ２２がＣＰＵ１　０からのデータｒ４Ｊ　
を書込信号／ＷＲ１の入力タイミングでラッチして出力
し、タイマ回路２４がタイマ設定値ｔのデータを書込信
号／ＷＲ２の入カタイミングでラッチする。

その後、ホストインタフェース３がホストマシン２から
の第５図（口）に示すデータを受信する毎に、図示しな
い回路が同図（ハ）に示すようにストローブ信号（ハイ
レベル信号）を発生し、ＦＩＦＯメモリ２０がその各受
信データを先頭アドレスから順次記憶すると共に、デー
タを１バイト記憶する毎に語長カウンタ２１八パルス信
号を出力する。

それによって，語長カウンタ２１がそのパルス信号をカ
ウントしてカウント値のデータを出力し、コンパレータ
２ろがラツチ２２からのデータｒ４３と語長カウンタ２
１の出力データとを比較して、その出力データが「４」
に達した時に割込信号を出力する。

一方．Ｆ／Ｆ２５は，ストローブ信号の立ち上がりでタ
イマリセット信号をハイレベル゛Ｈ゜に変化させること
により，タイマ回路２４は時間計測をスタートし、コン
パレータ２３からの割込信号をＮＯＲゲート２７で反転
したローレベル信号を入力すると，タイマリセット信号
をローレベル”Ｌ＝にするので，タイマ回路２４は時間
計測をストップして計測値を「ｏ」に戻す。

以後、上記各部はデータの受信毎に同様な動作を繰り返
し行なう。

しかし、ＦＩＦＯメモリ２０に最終データが記憶された
時にその内部のデータ量が４バイトに満たない場合には
、コンバレータ２３から割込信号が出力されないので、
Ｆ／Ｆ２５から出力されるタイマリセット信号はハイレ
ベル゜Ｈ゜を維持し、タイマ回路２４はそのまま時間計
測を続行して、その計測値がＣＰｔＪ１０によって設定
された時間ｔに達した時に，第５図（ハ）に示すように
割込信号を出力する。

次に、ホストインタフェース３から割込信号が出力され
た時のＣＰＵ１　０による割込処理を第４図のフローチ
ャートによって説明する。

ホストインタフェース３がらの割込信号がｃＰＵ１０に
入力されると、第３図のルーチンを一時的に抜けて第４
図の割込処理ルーチンをスタートする。

そしてまず、ホストインタフェース３のＦＩＦＯメモリ
２０からデータを読み出し、それをＲＡＭ１３のインプ
ットバッファに転送した後、ホストマシン２に対するビ
ジイ（Ｂｕｓｙ）の管理をする。

すなわち、インプットバッファ内のデータ量を検出して
データが一杯か否かの判断を行ない、杯でなければその
まま、もし一杯ならばホストインタフェース３を介して
ホストマシン２ヘデータの受信ができない旨を知らせる
ビジイ信号を送信して、第３図のルーチンへリターンす
る。

このように，この実施例によると、ＦＩＦ○メモリ２０
へのデータの入力開始に伴って発生するストローブ信号
の立ち上がりで、タイマ回路２４が時間計測をスタート
し、その計測値がＣＰＵ１０によって設定された時間に
達した時にそのＣＰＵＩＱへ割込信号を出刀するので．
ＦＩＦＯメモリ２０内のデータ量が設定値に達しない時
でも、ＣＰＵは割込処理を行なってＦＩＦＯメモリ２０
内のデータをＲＡＭ１３のインプットバッファへ転送す
ることができる。

次に，この発明の他の実施例について第６図以降を参照
して具体的に説明する。

この実施例では、第６図に示すように、第１図のラツチ
２２の代わりにアドレスデコード・ラッチ回路３０及び
コード／数値変換器３１を設けている。

ここで、第２図のＲＡＭ１３内のインプットバッファと
して使用するメモリエリアを、ＩＮ７図に示すようにＯ
〜３９９番地までとする。

アドレスデコード・ラッチ回路３０は、ＣＰＵ１０から
送られてくるＲＡＭ１　３に対するデータ書込時のアド
レス信号を入力し、そのアドレス信号による指定番地が
Ｏ〜９９番地のいずれかならば゜０１１１＝，１００〜
１９９番地のいずれかならば゜１０１１゜，２００〜２
９９番地のいずれかならば゜１１ｏ１゜，３００〜３９
９番地のいずれかならば゜１１１１の各４ビットパラレ
ルデータを出力する。

コード／数値変換器３１は、アドレスデコード・ランチ
回路３０からの４つのデータをそれぞれ次のように変換
する。すなわち、”０１１１゜をｒｌＪ　，　”１０１
１゜をｒ２」，　”１１０１”　ヲ’３Ｊｔ　　”１１
１０”を「４」にそれぞれ変換し、それをコンパレータ
２３へ出力する。

なお，その他のハード構成は前述の実施例と同様なので
説明を省略する。

次に，このように構威されたこの実施例の作用について
説明する。

第２図のＣＰＵＩ　Ｑは、電源が投入されると、まずイ
ニシャライズを行ない、そのＩＩＲＲＡＭ　１　３（イ
ンプットバッファ）のＯ番地に対するデータの読出処理
を行なう（データの有無に係わらない）ことによって、
アドレスデコード・ラッチ回路３０へＯ番地指定用のア
ドレス信号を出力する。

それによって、アドレスデコード・ラッチ回路３０が゜
０１１１゜を出力し、コード／数値変換器３１がｒ１４
を出力して、割込信号を出力すべきＦＩＦＯメモリ２０
内のデータ量を１バイトに設定する． その後、ホストインタフェース３がホストマシン２から
のデータを受信する度に．ＦＩＦ○メモリ２０がその受
信データを先頭アドレスがら順次記憶し、そのデータが
１バイト記憶される度に語長カウンタ２１ヘパルス信号
を出力することにより，その語長カウンタ２１はそのパ
ルス信号をカウントして語長を示すカウント値のデータ
を出力する。

コンパレータ２３は、ラッチ２２からのデータが「１」
なので、語長カウンタ２１から「１」を入力する度に、
ＯＲゲート２６を介してＣＰＵ１０へ割込信号を出力す
る。

それによって、ＣＰＵＩ　ＯはＦＩＦＯメモリ２０内の
データ量が１バイトに達する度に第４図に示した割込処
理を行なうことになり、ＦＩＦＯメモリ２０からＲＡＭ
１　３のインプットバッファへのデータ転送を最も効率
よく行なえるので、そのインプットバッファ上での単位
時間当たりのデータ蓄積量が最大となる． その後、インプットバッファへのデータの転送（書き込
み）時に出力するアドレス信号が、ＲＡＭ１３の１００
番地を指定する信号になると、アドレスデコード・ラン
チ回路３０は゜１０１１゜を出力し、コード／数値変換
器３１が「２」を出力して、割込信号を出力すべきＦＩ
ＦＯメモリ２０内のデータ量を１バイトから２バイトに
設定変更する。

コンパレータ２′５は、ラツチ２２からのデータが「２
Ｊなので、語長カウンタ２１から「２」を入力する度に
ＣＰＵｉＱへ割込信号を出力し、ＣＰＵＩＱはＦＩＦＯ
メモリ２０内のデータ量が２バイトになる度に第４図に
示した割込処理を行なう． その後、インプットバッファへのデータの転送時に出力
するアドレス信号がＲＡＭ１３の２００番地を指定する
信号になると、アドレスデコード・ラッチ回路３０は゜
１１０１゜を出力し、コード／数値変換器３１が「３」
を出力して，割込信号を出力すべきＦＩＦＯメモリ２０
内のデータ量の設定値を２バイトから３バイトに変更し
、さらにそのアドレス信号がＲＡＭ１　３の３００番地
を指定する信号になると、アドレスデコード・ラッチ回
路３０は゜１１１０”を出力し，コード／数値変換器３
１が「４」を出力して、割込信号を出力すべきＦＩＦＯ
メモリ２０内のデータ量の設定値を３バイトから４バイ
トに変更するので、コンパレータ２３は語長カウンタ２
１のカウント値がそのデータ量の設定値に達する度にＣ
ＰＵ１　０へ割込信号を出力する。

このように、インプットバッファの使用容量が少ない時
には、ＦＩＦＯメモリ２０内のデータ量の設定値を低め
に設定してコンパレータ２３から出力される割込信号の
出力間隔を短くして割込回数を多くシ，インプットバッ
ファの使用容量が増えるに従って、そのデータ量の設定
値を段階的に高くしてコンパレータ２３から出力される
割込信号の出力間隔を延ばして割り込み回数を少なくす
る。

したがって、ＣＰＵＩＯはその動作状態（ページデータ
及びイメージデータ作成処理状況）に応じて最も効率的
にデータの取り込み及び転送処理を行なうことができ、
ホストマシン２に対するビジイ信号の送信回数も減るた
め、ホストマシン２からこのレーザプリンタへの高速デ
ータ送信も実現できる。

なお、アドレスデコード・ラッチ回路３０及びコード／
数値変換器３１に代えてアツプダウンカウンタを使用し
、そのカウンタがインプットバッファにデータが書き込
まれるとアップカウント，インプットバッファからデー
タが読み出されるとダウンカウントして、インプットバ
ッファ内のデータ量を管理し、そのカウント値に応じて
ＦＩＦ○メモリ２０内のデータ量を設定するようにして
もよい。

以上、この発明をレーザプリンタに適用した実施例につ
いて説明したが，この発明はＬＥＤブリンタ，液晶シャ
ツタプリンタ等の他の光プリンタには勿論、ワイヤドッ
トプリンタやサーマルプリンタ，インクジェットプリン
タ等のドットプリンタ、さらにはデジタル複写機のプリ
ンタ部にも適用可能であり、またこの発明はデータ受信
機能を持つ他の電子装置に応用可能である。

〔発明の効果〕 以上説明したように、この発明によれば、ＦＩＦＯメモ
リへのデータの入力開始に同期してタイマ回路が時間計
測をスタートして、その計測値がマイクロコンピュータ
によって設定された時間に達した時に、そのマイクロコ
ンピュータへ割込信号を出力するので、ＦＩＦＯメモリ
内のデータ量が設定値に達していない時でも、マイクロ
コンピュータは割込処理を行なってそのＦＩＦＯメモリ
内のデータをインプットバッファへ転送することができ
る。

したがって、スループットの低下を招くようなマイクロ
コンピュータによるＦＩＦ○メモリの直接管理によらな
くても，そのＦＩＦ○メモリ内にデータを残さないで済
む。

また，インプットバッファの使用容量を検出し、その使
用容量に応じて割込信号を出力するためのＦＩＦＯメモ
リ内のデータ量の設定値を変更するので、マイクロコン
ピュータはその動作状態に応じた最も効率のよいデータ
量毎にそれを取り込んでインプットバッファへ転送する
ことができる。

それによって、プリンタ側の機能を損なうことなくホス
ト装置からのデータを高速で処理することが可能になる
。

【図面の簡単な説明】

第１図は第２図のホストインタフェースの要部を示す制
御回路図、 第２図はこの発明の一実施例であるレーザプリンタの構
或を示すブロック図、 第３図は第２図のＣＰＵによるこの発明に係わるデータ
処理を示すフロー図、 第４図は同し＜　Ｃ　Ｐ　Ｕによる割込処理を示すフロ
ー図、 第５図は第１図の各部の動作説明に供するタイミング図
、 第６図はこの発明の他の実施例を示す制御回路図、第７
図は第２図のＲＡＭのインプットバッファのメモリエリ
アを示すメモリマップ図である。 １・・コントローラ　　２・・・ホストマシン３・・・
ホストインタフェース １０・“・マイクロコンピュータ（ＣＰＵ）１１・・・
プログラムＲＯＭ　　１３・・・ＲＡＭ２０・・・ＦＩ
ＦＯメモリ　　２１・・・語長カウンタ２２・・・ラッ
チ　　　　　　２３・・・コンパレータ２４・・・タイ
マ回路　２５・・・フリップフロップ回路２６・・・Ｏ
Ｒゲート　　　　２７・・・ＮＯＲゲート３０・・・ア
ドレスデコード・ラッチ回路３１・・・コード／数値変
換器

Claims (1)

1. 【特許請求の範囲】 １　ホスト装置からのデータを受信するホストインタフ
   ェース内にその受信データを記憶するＦＩＦＯメモリを
   備え、該ＦＩＦＯメモリ内のデータ量が設定値に達した
   時点でマイクロコンピユータへ割込信号を出力し、該マ
   イクロコンピュータが割込処理によつて前記データを取
   り込んでインプットバッファへ転送して一時記憶させ、
   その後該インプットバッファに一時記憶されたデータに
   基づいてイメージデータを作成してプリントするように
   したプリンタ装置において、 前記ＦＩＦＯメモリへのデータの入力開始に同期して時
   間計測をスタートし、その計測値が前記マイクロコンピ
   ュータによつて設定された時間に達した時に該マイクロ
   コンピユータへ前記割込信号と同等の割込信号を出力す
   るタイマ回路を設けたことを特徴とするプリンタ装置。 ２　請求項１記載のプリンタ装置において、前記インプ
   ットバッファの使用容量を検出し、その使用容量に応じ
   て前記割込信号を出力するためのＦＩＦＯメモリ内のデ
   ータ量の設定値を変更する割込制御回路を設けたことを
   特徴とするプリンタ装置。