JPS59173827A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPS59173827A JPS59173827A JP4846683A JP4846683A JPS59173827A JP S59173827 A JPS59173827 A JP S59173827A JP 4846683 A JP4846683 A JP 4846683A JP 4846683 A JP4846683 A JP 4846683A JP S59173827 A JPS59173827 A JP S59173827A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- address
- pen
- counter
- laser scanner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、複数のＩｌｏによって共用できるようにし
たＤＭＡ制御装置に関する。
たＤＭＡ制御装置に関する。
（従来技術とその問題点）
従来、複数のｒｌｏ（例えば、バーコード読取りペン装
置、バーコード読取り用レーザスキャナ装置等）−を備
えたＣＰＵシステムにおいてＤＭＡ転送を行なわせたい
場合には、各Ｉ１０毎に専用の転送開始先アドレスカウ
ンタおよび転送バイト数カウンタを備え、ＤＭＡ転送に
先立ってこれらのカウンタに所定の数値データをセット
してからＤＭＡ転送を行なっていたが、バーコード読取
りペンやレーザスキャナ装置等は通常人手により操作す
るためこれらが同時に動作する必要性が少なく、このた
めこのようなシステム構成では全体として常時無駄なハ
ードウェアを備えているという問題があった。
置、バーコード読取り用レーザスキャナ装置等）−を備
えたＣＰＵシステムにおいてＤＭＡ転送を行なわせたい
場合には、各Ｉ１０毎に専用の転送開始先アドレスカウ
ンタおよび転送バイト数カウンタを備え、ＤＭＡ転送に
先立ってこれらのカウンタに所定の数値データをセット
してからＤＭＡ転送を行なっていたが、バーコード読取
りペンやレーザスキャナ装置等は通常人手により操作す
るためこれらが同時に動作する必要性が少なく、このた
めこのようなシステム構成では全体として常時無駄なハ
ードウェアを備えているという問題があった。
（発明の目的）
この発明の目的は、この種の複数のＩｌｏを備えたＣＰ
Ｕシステムにおいて、ＤＭＡ転送に必要なハードウェア
構成をできる限り節減し、装置のコストダウンおよびコ
ンパクト化を可能にすることにある。
Ｕシステムにおいて、ＤＭＡ転送に必要なハードウェア
構成をできる限り節減し、装置のコストダウンおよびコ
ンパクト化を可能にすることにある。
（発明の構成と効果）
この発明は２以上のＩｌｏのそれぞれに割り当てられた
各ＤＭＡ転送先のアドレス空間の全てをカバーする容量
を備えたプリセッタブル・アドレスカウンタを設けると
ともに、このプリセッタブル・アドレスカウンタに対し
て、′前記各Ｉ１０の何れかからのＤＭＡ要求に応じて
当該■７１０に割り当てられたＤＭＡ転送開始アドレス
をプリセットし、このプリセッタブル・アドレスカウン
タで指定されるアドレスとＤＭＡ要求を発したＩｌｏと
の間でデータの転送を行ない、かつプリセッタブル・ア
ドレスカウンタのＨ−１数値が当該Ｉ１０に割り当てら
れたＤＭＡ転送終了アドレスに達したことを検出して、
所定のＤ Ｍ Ａ 終了処理を行なうようにしたもので
ある。
各ＤＭＡ転送先のアドレス空間の全てをカバーする容量
を備えたプリセッタブル・アドレスカウンタを設けると
ともに、このプリセッタブル・アドレスカウンタに対し
て、′前記各Ｉ１０の何れかからのＤＭＡ要求に応じて
当該■７１０に割り当てられたＤＭＡ転送開始アドレス
をプリセットし、このプリセッタブル・アドレスカウン
タで指定されるアドレスとＤＭＡ要求を発したＩｌｏと
の間でデータの転送を行ない、かつプリセッタブル・ア
ドレスカウンタのＨ−１数値が当該Ｉ１０に割り当てら
れたＤＭＡ転送終了アドレスに達したことを検出して、
所定のＤ Ｍ Ａ 終了処理を行なうようにしたもので
ある。
以上の構成によれば、複数のＩｌｏにおいて１個のプリ
セッタブル・アドレスカウンタを共用することができ、
このため装置のコンパクト化およびロス１〜ダウンが可
能となる。
セッタブル・アドレスカウンタを共用することができ、
このため装置のコンパクト化およびロス１〜ダウンが可
能となる。
（実施例の説明）
第１図に示す如く、本発明が適用されるＣＰＵシステム
は、ＣＰＵ１と、主メモリ２と、バーコードコントロー
ラ３と、その他各種のＩ１０コントローラ４ａ、４ｂ・
・・を共通のシステムバス５で接続して構成されている
。バーコードコントローラ３および各コントローラ４ａ
、４ｂ・・・はそれぞれ別々のボード上に搭載されてい
て、ボード単位でシステムバス５に接続される。
は、ＣＰＵ１と、主メモリ２と、バーコードコントロー
ラ３と、その他各種のＩ１０コントローラ４ａ、４ｂ・
・・を共通のシステムバス５で接続して構成されている
。バーコードコントローラ３および各コントローラ４ａ
、４ｂ・・・はそれぞれ別々のボード上に搭載されてい
て、ボード単位でシステムバス５に接続される。
また、バーコードコントローラ３は、バーコード読取り
ペン６およびバーコード読取用レーザスキャナ７をとも
に制御するものである。
ペン６およびバーコード読取用レーザスキャナ７をとも
に制御するものである。
次に、第２図にバーコードコントローラ３の詳細を示す
。同図において、ペン読取り回路８は、バーコード読取
りペン６で読取られたタグコードの白バーと黒バーの読
取り幅をクロック計数値に変換するものである。
。同図において、ペン読取り回路８は、バーコード読取
りペン６で読取られたタグコードの白バーと黒バーの読
取り幅をクロック計数値に変換するものである。
レーザスキャナ読取り回路９は、レーザスキャナ７から
シリアル信号で送信されるタグコードを受信するための
ものである。
シリアル信号で送信されるタグコードを受信するための
ものである。
コマンド発生回路１０は、ＣＰＩＪｌの命令を解釈し、
バーコードコントローラ３の全体、特にペン読取り回路
ε３とレーザスキャナ読取り回路９が正しく動作するだ
めのコマンドを発生するためのものである。
バーコードコントローラ３の全体、特にペン読取り回路
ε３とレーザスキャナ読取り回路９が正しく動作するだ
めのコマンドを発生するためのものである。
共有ＤＭＡアドレス発生回路１１は、バーコード読取り
ペン６とレーザスキ１７す７とで共用され、何れか一方
にＤＭＡアドレスを初期設定してＤＭＡの管理を行なう
もので、その詳細についでは第３図を参照しながら後述
り−る。
ペン６とレーザスキ１７す７とで共用され、何れか一方
にＤＭＡアドレスを初期設定してＤＭＡの管理を行なう
もので、その詳細についでは第３図を参照しながら後述
り−る。
ＤＭＡ制御回路１２は、従来がら公知の回路であって、
ＣＰＵ１に対してＤＭＡ要求を発するとともに、ＣＰ
Ｕ 、１からのＤＭＡ承認を受けてＤＭＡ転送を行なう
ものであり、その詳細を第３図によって後述する。
ＣＰＵ１に対してＤＭＡ要求を発するとともに、ＣＰ
Ｕ 、１からのＤＭＡ承認を受けてＤＭＡ転送を行なう
ものであり、その詳細を第３図によって後述する。
割込制御回路１３は、従来がら公知のもので、割込タイ
ミングの制御および割込ベクトルの転送を行なうもので
ある。
ミングの制御および割込ベクトルの転送を行なうもので
ある。
データゲート１４は、バーコード読取りペン６またはレ
ーザスキャナ７のデータを主メモリ２にＤＭＡ転送する
ためのものであり、またアドレスゲート１５は、転送先
アドレスをアドレスバスＡ０〜Ａ＋５へ送り出すもので
ある。
ーザスキャナ７のデータを主メモリ２にＤＭＡ転送する
ためのものであり、またアドレスゲート１５は、転送先
アドレスをアドレスバスＡ０〜Ａ＋５へ送り出すもので
ある。
次に、第３図に従って以上説明した各回路の動作をより
詳細に説明するとともに、共有ＤＭＡアドレス発生回路
１１の内部構成をにり詳細に説明づる。
詳細に説明するとともに、共有ＤＭＡアドレス発生回路
１１の内部構成をにり詳細に説明づる。
同図において、ペン読取り回路８は、コマンド発生回路
１０により起動されて、ＤＭＡ先頭アドレスの初期設定
タイミングを発生し、以後１バイトずつデータを読取る
毎にＤＭＡ要求を発生し、またペン６の状態を監視して
終了時の割込を発生ずる。
１０により起動されて、ＤＭＡ先頭アドレスの初期設定
タイミングを発生し、以後１バイトずつデータを読取る
毎にＤＭＡ要求を発生し、またペン６の状態を監視して
終了時の割込を発生ずる。
レーザスキャナ読取り回路９の動作は、レーザスキャナ
の読取り機能の他はほぼ前記ペン読取り回路８と同様で
ある。
の読取り機能の他はほぼ前記ペン読取り回路８と同様で
ある。
ＤＭＡ制御回路１２は、１バイト毎にＣＰ ＬＪ １に
対してＤＭＡ要求を発生するとともに、ｃＰＵｌからの
ＤＭＡ承認を受けて、アドレスゲート１５ａ、１５ｂお
よびデータゲート１４をＯＮにする。
対してＤＭＡ要求を発生するとともに、ｃＰＵｌからの
ＤＭＡ承認を受けて、アドレスゲート１５ａ、１５ｂお
よびデータゲート１４をＯＮにする。
割込制御回路１３は、ＤＭＡ転送数の終了、ペン６の終
了状態、スキャナ７の終了状態のＯＲでＣＰ ＬＪ １
に割込を発生し、割込ベクトルを転送するとともに、ペ
ン読取り回路８とレーザスキＶす読取り回路９にリセッ
ト信号を発生ずる。
了状態、スキャナ７の終了状態のＯＲでＣＰ ＬＪ １
に割込を発生し、割込ベクトルを転送するとともに、ペ
ン読取り回路８とレーザスキＶす読取り回路９にリセッ
ト信号を発生ずる。
Ｄ Ｉ ｆフスイッチ１６は、主メモリ２に設けられた
ＤＭＡ転送用のアドレスエリアを指定するアドレスデー
タの上位バイトを設定するもので、このＤＩＲスイッチ
１Ｇのデータは、スリーステートタイプのゲート１５ａ
を介してアドレスバスの」三位バイトへと転送用される
。
ＤＭＡ転送用のアドレスエリアを指定するアドレスデー
タの上位バイトを設定するもので、このＤＩＲスイッチ
１Ｇのデータは、スリーステートタイプのゲート１５ａ
を介してアドレスバスの」三位バイトへと転送用される
。
［）ＩＰスイッチ１７は、主メモリ２に設けられたアド
レス上リアの中で、バーコード読取りペン６に割り当て
られたエリアの先頭アドレス下位パイ１〜を設定（るた
めのもので、このＤＴＰスイッチ１７のデータは、ゲー
ト１８を介して後述するプリセッタブル・アドレスカウ
ンタ１つへと送出される。
レス上リアの中で、バーコード読取りペン６に割り当て
られたエリアの先頭アドレス下位パイ１〜を設定（るた
めのもので、このＤＴＰスイッチ１７のデータは、ゲー
ト１８を介して後述するプリセッタブル・アドレスカウ
ンタ１つへと送出される。
ＤＩＲスイッチ２０は、同様に主メモリ２内のバーコー
ド読取用レーザスギｔ・す７に割り当てられたエリアの
先頭アドレスの下位バイトを設定でるもので、このＤ
ｒ Ｐスイッチ２０のデータは、ゲート２１を介してプ
リセッタブル・ダウンカウンタ１９へと送出される。
ド読取用レーザスギｔ・す７に割り当てられたエリアの
先頭アドレスの下位バイトを設定でるもので、このＤ
ｒ Ｐスイッチ２０のデータは、ゲート２１を介してプ
リセッタブル・ダウンカウンタ１９へと送出される。
ここで、バーコード読取りペン６からの全転送バイト数
をＮ＋、バーコード読取用レーザスキャナ装置からの全
転送バイト数をＮ２とするならば、第４図に示づ゛如く
、主メモリ２内の転送エリアの最終アドレスをＮｏバイ
トとすると、Ｄ Ｉ Ｐスイッチ１７のデータはＮｏ
Ｎ＋、ＤＩＲスイッチ２０のデータはＮｏ Ｎ２に
対応するように設定されており、このためバーコード読
取りペン６またはバーコード読取用レーザスキャナ７の
何れのＤＭＡ転送を行なった場合にし、転送先最終アド
レスはＮｏで一致することになり、かつこのＮ。
をＮ＋、バーコード読取用レーザスキャナ装置からの全
転送バイト数をＮ２とするならば、第４図に示づ゛如く
、主メモリ２内の転送エリアの最終アドレスをＮｏバイ
トとすると、Ｄ Ｉ Ｐスイッチ１７のデータはＮｏ
Ｎ＋、ＤＩＲスイッチ２０のデータはＮｏ Ｎ２に
対応するように設定されており、このためバーコード読
取りペン６またはバーコード読取用レーザスキャナ７の
何れのＤＭＡ転送を行なった場合にし、転送先最終アド
レスはＮｏで一致することになり、かつこのＮ。
バイト目の下位バイトはＡ Ｌ、 Ｌ ” Ｏ”となる
。
。
ブリはツタプル・り゛ランカウンタ１９は、ＤＭＡ先頭
アドレスを設定された後、１バイトずつＤＭ Ａ転送す
る毎に、ダウンカウントされ、その出ツノはスリーステ
ートタイプのゲート１５ｂを介し℃アドレスバスの下位
バイトへと送出される。
アドレスを設定された後、１バイトずつＤＭ Ａ転送す
る毎に、ダウンカウントされ、その出ツノはスリーステ
ートタイプのゲート１５ｂを介し℃アドレスバスの下位
バイトへと送出される。
また、ＯＲゲート２２は、プリセッタブル・ダウンカウ
ンタ１９に初期値を設定するタイミングを与えるもので
、このＯＲゲート２２の出力でモノマルチ２３が駆動さ
れ、これから出力されるワンショットによってブリしツ
タプル・ダウンカウンタ１９に１〕〜ＩＡ先頭アドレス
がセットされる。
ンタ１９に初期値を設定するタイミングを与えるもので
、このＯＲゲート２２の出力でモノマルチ２３が駆動さ
れ、これから出力されるワンショットによってブリしツ
タプル・ダウンカウンタ１９に１〕〜ＩＡ先頭アドレス
がセットされる。
３１だ、ＯＲグー１〜２４は、１バイト毎にＤＭＡ要求
を発生するものである。
を発生するものである。
次に、以−にの構成よりなる本発明装置の動作を、第５
図のタイムヂ＋７−１・を参照しながら説明する。
図のタイムヂ＋７−１・を参照しながら説明する。
ま４“、ｆ） Ｍ△転送の基本動作を簡単に説明すると
、Ｄ ｆＶ＋八制へ回路１２に対するＤＭＡ優先入力（
ｄ ） 、 ｌ）Ｍ△制御回路からのＤＭＡ優先出力（
Ｃ）はそれぞれデージ−チェーン信号であり、１） Ｍ
へ優先入力（（１）がパＯ°“であることにより優先度
の高いコントローラがＤＭＡを使用していないことが検
出され、本コントローラ３がＤＭＡ優先出力（ｅ ）を
“１パにして１バイトのＤＭＡ転送を行なうことが可能
となる。また、自らがＤＭＡ要求のないときは、より優
先度の高い伯のコントローラに０″を送出する。
、Ｄ ｆＶ＋八制へ回路１２に対するＤＭＡ優先入力（
ｄ ） 、 ｌ）Ｍ△制御回路からのＤＭＡ優先出力（
Ｃ）はそれぞれデージ−チェーン信号であり、１） Ｍ
へ優先入力（（１）がパＯ°“であることにより優先度
の高いコントローラがＤＭＡを使用していないことが検
出され、本コントローラ３がＤＭＡ優先出力（ｅ ）を
“１パにして１バイトのＤＭＡ転送を行なうことが可能
となる。また、自らがＤＭＡ要求のないときは、より優
先度の高い伯のコントローラに０″を送出する。
コントローラ３がＤＭＡ要求（ｂ）を発生すると、ＣＰ
ｔＪ’ｌからはＤＭＡ承認信号（Ｃ）が送出され、コン
トローラ３ではこのＤＭＡ承認信号（Ｃ）を基準にして
アドレスゲート１５ａ、１５ｂおよびデータゲート１４
をＯＮにしてＤＭＡ転送を行なうものである。
ｔＪ’ｌからはＤＭＡ承認信号（Ｃ）が送出され、コン
トローラ３ではこのＤＭＡ承認信号（Ｃ）を基準にして
アドレスゲート１５ａ、１５ｂおよびデータゲート１４
をＯＮにしてＤＭＡ転送を行なうものである。
まず、バーコード読取りペン６またはバーコード読取用
レーザスキャナ７の何れか（以下、ペンが使用されたも
のとする）が使用されると、ペン読取り回路８からレデ
ィ信号（ｇ′ ）が出力され、これによりゲート１８が
オンＪ−るとともに、同時にＯＲゲート２２から出力さ
れるレディ信＠（ｇ）によってモノマルチ２３が駆動さ
れ、初期設定信＠（ｈ）に応答して、プリセッタブル・
ダウンカウンタ１９にはＤ Ｉ ＋”スイッチ１７の下
位バイトデータがセットされる。
レーザスキャナ７の何れか（以下、ペンが使用されたも
のとする）が使用されると、ペン読取り回路８からレデ
ィ信号（ｇ′ ）が出力され、これによりゲート１８が
オンＪ−るとともに、同時にＯＲゲート２２から出力さ
れるレディ信＠（ｇ）によってモノマルチ２３が駆動さ
れ、初期設定信＠（ｈ）に応答して、プリセッタブル・
ダウンカウンタ１９にはＤ Ｉ ＋”スイッチ１７の下
位バイトデータがセットされる。
次いで、ペン読取り回路８により１バイト分のデータが
準備されると、バイ１へデータレディ信号（１′ ）が
出力されて、Ｏｆ＜ゲート２４からはバイ１へデータレ
ディ仁ｙ’＞（ｉ’）が発生し、これにＶづいでＩ）
Ｍ Ａ制御回路１２に対してＤＭＡ要求が出さ”れる。
準備されると、バイ１へデータレディ信号（１′ ）が
出力されて、Ｏｆ＜ゲート２４からはバイ１へデータレ
ディ仁ｙ’＞（ｉ’）が発生し、これにＶづいでＩ）
Ｍ Ａ制御回路１２に対してＤＭＡ要求が出さ”れる。
Ｊるど、前述し１．：如く、ＤＭＡ制御回路１２から（
まｆ） Ｍ Ａ要求（１））がＣＩ” Ｕ １に対しで
出力されるとともに、ＣＩ） Ｕ １からはＤＭＡ承認
信号（Ｃ）が入力され、これに応じてアドレスゲート１
５ａ、１５１）およびデータゲート１４がオンして、ペ
ン読取り回路８からの１バイト分のデータが１〕１１つ
スイッチ１６の下位バイトデータとプリセッタブル・ダ
ウンカウンタ１９のＦ位バイトデークと（゛指定される
主メモリ２の特定アドレスへと１バイト分転送される。
まｆ） Ｍ Ａ要求（１））がＣＩ” Ｕ １に対しで
出力されるとともに、ＣＩ） Ｕ １からはＤＭＡ承認
信号（Ｃ）が入力され、これに応じてアドレスゲート１
５ａ、１５１）およびデータゲート１４がオンして、ペ
ン読取り回路８からの１バイト分のデータが１〕１１つ
スイッチ１６の下位バイトデータとプリセッタブル・ダ
ウンカウンタ１９のＦ位バイトデークと（゛指定される
主メモリ２の特定アドレスへと１バイト分転送される。
このようにして１バイト分のデータの転送が終ｊ′ツる
と、次いてＤ ＭＡ制御回路１２からはダウンクロック
（ｋ）が１個出力され、これによりプリセッタブル・ダ
ウンカウンタ１９は１個だけ減算される。
と、次いてＤ ＭＡ制御回路１２からはダウンクロック
（ｋ）が１個出力され、これによりプリセッタブル・ダ
ウンカウンタ１９は１個だけ減算される。
以後、ペン読取り回路８から１バイト分のデータが送出
されるたびに、上記動作が繰り返し行なわれる。
されるたびに、上記動作が繰り返し行なわれる。
次いで、以上を繰り返づ一間にプリセッタブル・ダウン
カウンタ１９の計数値が零（Ｎｏバイト目に相当）にな
ると、プリセッタブル・ダウンカウンタ１９からはＤＭ
Ａ終了割込（ｆｆｉＱ（ｆ＞が出力され、これにより割
込制御回路１３が駆動されてリセット信号（ｍ ）がペ
ン読取り回路８へと送出され、これをリセットする。同
時に、割込制御回路１３からＣＰＵ１に対して割込信号
が送出されて、公知のＤＭＡ終了処理が行なわれる。
カウンタ１９の計数値が零（Ｎｏバイト目に相当）にな
ると、プリセッタブル・ダウンカウンタ１９からはＤＭ
Ａ終了割込（ｆｆｉＱ（ｆ＞が出力され、これにより割
込制御回路１３が駆動されてリセット信号（ｍ ）がペ
ン読取り回路８へと送出され、これをリセットする。同
時に、割込制御回路１３からＣＰＵ１に対して割込信号
が送出されて、公知のＤＭＡ終了処理が行なわれる。
なお、レーザスキャナが使用された場合にも同様な動作
が行なわれる。また、第３図中の符号ｎはペンバイトレ
ディ、Ｏはスキャナバイトレアイ。
が行なわれる。また、第３図中の符号ｎはペンバイトレ
ディ、Ｏはスキャナバイトレアイ。
ｐは設定データ、７はアドレスバスＯＮ、ｒは読取りデ
ータ、ＳはデータバスＯＮ、、ｔはペン状態割込、Ｕは
スキャナ状態割込の各信号である。
ータ、ＳはデータバスＯＮ、、ｔはペン状態割込、Ｕは
スキャナ状態割込の各信号である。
かくして、この実施例では、バーコード読取りペン６ま
たはバーコード胱取用し−ザスキャナ７の何れが使用さ
れたかに応じて、プリビッタプル・ダウンカウンタ１９
にはそれぞれに割り当てられた転送先先頭アドレスの下
位バイトデータが自動的にセットされるため、従来のよ
うにバーコード読取りペン装置６またはバーコード読取
用し−リ゛スギャナ装置７それぞれに専用のＤ Ｍ Ａ
コントローラを設（プることが不要となり、ハードウェ
アをコンバク１〜に構成することができるとともに、コ
ストダウンも可能となる。
たはバーコード胱取用し−ザスキャナ７の何れが使用さ
れたかに応じて、プリビッタプル・ダウンカウンタ１９
にはそれぞれに割り当てられた転送先先頭アドレスの下
位バイトデータが自動的にセットされるため、従来のよ
うにバーコード読取りペン装置６またはバーコード読取
用し−リ゛スギャナ装置７それぞれに専用のＤ Ｍ Ａ
コントローラを設（プることが不要となり、ハードウェ
アをコンバク１〜に構成することができるとともに、コ
ストダウンも可能となる。
まＩζ、特にこの実施例では、ＤＩＲスイッチ１７．２
０にそれぞれ設定されるデータを、転送先最終アドレス
が同一アドレスでかつ下位バイトＡＬ Ｌ“Ｏ°′とな
るように設定したため、プリセッタブル・タウンカウン
タ１９の計数値が零となることによって、それぞれの転
送バイト数が終了したことを容易に検出でき、従来のよ
うにバイト数カウンタを別途に設けることが不要となる
。更に、主メモリ２内の転送先エリアも共用できるため
、メモリエリアの有効利用を図ることができる。
０にそれぞれ設定されるデータを、転送先最終アドレス
が同一アドレスでかつ下位バイトＡＬ Ｌ“Ｏ°′とな
るように設定したため、プリセッタブル・タウンカウン
タ１９の計数値が零となることによって、それぞれの転
送バイト数が終了したことを容易に検出でき、従来のよ
うにバイト数カウンタを別途に設けることが不要となる
。更に、主メモリ２内の転送先エリアも共用できるため
、メモリエリアの有効利用を図ることができる。
なお、この実施例では予め各先頭アドレスをＤＩＰスイ
ッチ１７．２０にそれぞれ設定しておいｌ〔が、ｃｐｕ
ｉが初期データをデータバス上に送出し、コマンド発生
回路１０からの初期設定のタイミングでこれをプリセッ
タブル・ダウンカウンタ１９に与えても良いことは勿論
である。
ッチ１７．２０にそれぞれ設定しておいｌ〔が、ｃｐｕ
ｉが初期データをデータバス上に送出し、コマンド発生
回路１０からの初期設定のタイミングでこれをプリセッ
タブル・ダウンカウンタ１９に与えても良いことは勿論
である。
更に、前記実施例では、ＤＩＲスイッチ１７゜２０にそ
れぞれ転送先最終アドレスが共通となるように先頭アド
レスデータを設定したが、これに代えてＤＩＲスイッチ
１７．２０に任意のアドレスを設定するとともに、別途
先頭バイト数カウンタを設け、これに転送バイト数をそ
れぞれ設定して、この転送バイト数カウンタのカウント
アツプによってＤＭＡ終了処理を行なうような従来構成
でも良いことは勿論である。
れぞれ転送先最終アドレスが共通となるように先頭アド
レスデータを設定したが、これに代えてＤＩＲスイッチ
１７．２０に任意のアドレスを設定するとともに、別途
先頭バイト数カウンタを設け、これに転送バイト数をそ
れぞれ設定して、この転送バイト数カウンタのカウント
アツプによってＤＭＡ終了処理を行なうような従来構成
でも良いことは勿論である。
第１図は本発明が適用されるシステム全体の構成を示す
ブロック図、第２図はバーコードコントローラの概略構
成を示ずブロック図、第３図はバーコードコントローラ
の詳細を示すブロック図、第４図は主メモリ２内の転送
先エリアを示すメモリマツプ、第５図は第３図の各部の
信号状態を示す波形図である。 １・・・・・・・・・・・・・・・・・・ＣＰＵ２・・
・・・・・・・・・・・・・・・・主メモリ３・・・・
・・・・・・・・・・・・・・バーコードコントローラ
５・・・・・・・・・・・・・・・・・・システムバス
６・・・・・・・・・・・・・・・・・・バーコード読
取りペン７・・・・・・・・・・・・・・・・・・バー
コード読取用レーリ゛スキャナ ８・・・・・・・・・・・・・・・・・・ペン読取り回
路９・・・・・・・・・・・・・・・・・・レーザスキ
ャナ読取り回路１０・・・・・・・・・・・・・・・・
・・コマンド発生回路１１・・・・・・・・・・・・・
・・・・・共用ＤＭＡアドレス発生回路１２・・・・・
・・・・・・・・・・・・・ＤＭ八へ御回路１３・・・
・・・・・・・・・・・・・・・割込制御回路１４・・
・・・・・・・・・・・・・・・・データゲート１５・
・・・・・・・・・・・・・・・・・アドレスゲート１
５ａ、１５ｂ・・・アドレスゲート １６・・・・・・・・・・・・・・・・・・ＤＩＰスイ
ッチ１７・・・・・・・・・・・・・・・・・・ＤＩＰ
スイッチ１８・・・・・・・・・・・・・・・・・・ゲ
ート１９・・・・・・・・・・・・・・・・・・プリセ
ッタブル・ダウンカウンタ ２０・・・・・・・・・・・・・・・・・・ＤＩＰスイ
ッチ２１・・・・・：・・・・・・・・・・・・ゲート
２２・・・・・・・・・・・・・・・・・・ＯＲゲート
２３・・・・・・・・・・・・・・・・・・モノマルチ
２４・・・・・・・・・・・・・・・・・・ＯＲゲート
特許出願人 立石電機株式会社
ブロック図、第２図はバーコードコントローラの概略構
成を示ずブロック図、第３図はバーコードコントローラ
の詳細を示すブロック図、第４図は主メモリ２内の転送
先エリアを示すメモリマツプ、第５図は第３図の各部の
信号状態を示す波形図である。 １・・・・・・・・・・・・・・・・・・ＣＰＵ２・・
・・・・・・・・・・・・・・・・主メモリ３・・・・
・・・・・・・・・・・・・・バーコードコントローラ
５・・・・・・・・・・・・・・・・・・システムバス
６・・・・・・・・・・・・・・・・・・バーコード読
取りペン７・・・・・・・・・・・・・・・・・・バー
コード読取用レーリ゛スキャナ ８・・・・・・・・・・・・・・・・・・ペン読取り回
路９・・・・・・・・・・・・・・・・・・レーザスキ
ャナ読取り回路１０・・・・・・・・・・・・・・・・
・・コマンド発生回路１１・・・・・・・・・・・・・
・・・・・共用ＤＭＡアドレス発生回路１２・・・・・
・・・・・・・・・・・・・ＤＭ八へ御回路１３・・・
・・・・・・・・・・・・・・・割込制御回路１４・・
・・・・・・・・・・・・・・・・データゲート１５・
・・・・・・・・・・・・・・・・・アドレスゲート１
５ａ、１５ｂ・・・アドレスゲート １６・・・・・・・・・・・・・・・・・・ＤＩＰスイ
ッチ１７・・・・・・・・・・・・・・・・・・ＤＩＰ
スイッチ１８・・・・・・・・・・・・・・・・・・ゲ
ート１９・・・・・・・・・・・・・・・・・・プリセ
ッタブル・ダウンカウンタ ２０・・・・・・・・・・・・・・・・・・ＤＩＰスイ
ッチ２１・・・・・：・・・・・・・・・・・・ゲート
２２・・・・・・・・・・・・・・・・・・ＯＲゲート
２３・・・・・・・・・・・・・・・・・・モノマルチ
２４・・・・・・・・・・・・・・・・・・ＯＲゲート
特許出願人 立石電機株式会社
Claims (1)
- （１）２以上のＩｌｏのそれぞれに割り当てられた各１
） Ｍ Ａ転送先のアドレス空間の全てをカバーづ−る
容量を備えたプリセッタブル・アドレスカウンタと： 前記各１１０の何れかからのＤＭＡ要求に応じて、前記
プリセッタブル・アドレスカウンタに当該Ｉ１０に割り
当てられたＤＭＡ転送開始アドレスをプリセットするプ
リセット制御手段と；前記プリセッタブル・アドレスカ
ウンタで指定されるアドレスとＤＭＡ要求を発したＩｌ
ｏとの間でデータの転送を行な、う転送制御手段と；前
記プリセッタブル・アドレスカウンタの計数値が当該Ｉ
１０に割り当てられたＤＭＡ転送終了アドレスに達した
ことを検出して、所定のＤＭＡ終了処理を行なうＤＭＡ
終了制御手段とからなることを特徴とするＤ ＭＡ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4846683A JPS59173827A (ja) | 1983-03-23 | 1983-03-23 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4846683A JPS59173827A (ja) | 1983-03-23 | 1983-03-23 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173827A true JPS59173827A (ja) | 1984-10-02 |
Family
ID=12804146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4846683A Pending JPS59173827A (ja) | 1983-03-23 | 1983-03-23 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180049A (ja) * | 1992-12-14 | 1994-06-28 | Misawa Homes Co Ltd | 軒天換気ガラリ取付構造 |
| JPH0711614U (ja) * | 1993-07-29 | 1995-02-21 | ナショナル住宅産業株式会社 | 軒先部の換気構造 |
-
1983
- 1983-03-23 JP JP4846683A patent/JPS59173827A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180049A (ja) * | 1992-12-14 | 1994-06-28 | Misawa Homes Co Ltd | 軒天換気ガラリ取付構造 |
| JPH0711614U (ja) * | 1993-07-29 | 1995-02-21 | ナショナル住宅産業株式会社 | 軒先部の換気構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4504906A (en) | Multiprocessor system | |
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| GB2171230A (en) | Using 8-bit and 16-bit modules in a 16-bit microprocessor system | |
| KR880001167B1 (ko) | 외부 기억 장치 제어용 회로 | |
| JPS6138507B2 (ja) | ||
| US4757439A (en) | Memory bus architecture | |
| JPH04363746A (ja) | Ｄｍａ機能を有するマイクロコンピュータシステム | |
| US5031097A (en) | Direct memory access controller | |
| US4580213A (en) | Microprocessor capable of automatically performing multiple bus cycles | |
| JPS59173827A (ja) | Ｄｍａ制御装置 | |
| US6070210A (en) | Timing mode selection apparatus for handling both burst mode data and single mode data in a DMA transmission system | |
| KR920010977B1 (ko) | 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) | |
| JPS61136154A (ja) | 電気通信装置に使用するマイクロプロセツサのインターフエース装置 | |
| JPS6324508Y2 (ja) | ||
| JP2726127B2 (ja) | 共有メモリアクセス制御回路 | |
| JPS63278168A (ja) | バス制御装置 | |
| SU1451707A1 (ru) | Устройство дл сопр жени периферийного устройства с ЭВМ | |
| SU1596339A1 (ru) | Устройство дл сопр жени периферийного устройства с ЭВМ | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPH01233651A (ja) | 通信制御方式 | |
| JPS63197260A (ja) | 記憶装置制御方式 | |
| JPH04157556A (ja) | 識別番号付与方式 | |
| JPH0429101B2 (ja) | ||
| JP2005135098A (ja) | ダイレクト・メモリ・アクセス・システム | |
| JPS63300346A (ja) | Ｄｍａ制御方式 |