JPS61136154A - 電気通信装置に使用するマイクロプロセツサのインターフエース装置 - Google Patents
電気通信装置に使用するマイクロプロセツサのインターフエース装置Info
- Publication number
- JPS61136154A JPS61136154A JP60267039A JP26703985A JPS61136154A JP S61136154 A JPS61136154 A JP S61136154A JP 60267039 A JP60267039 A JP 60267039A JP 26703985 A JP26703985 A JP 26703985A JP S61136154 A JPS61136154 A JP S61136154A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- microprocessor
- interface
- interface device
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（所業上の利用分野）
本発明は、電気通信装置に使用するマイクロプロセッサ
・インターフェース装置に関する。この装置は、２ポー
ト・バッファとして動作する３２バイト２ポート・ゾロ
セッサ・インターフェースを提供する。
・インターフェース装置に関する。この装置は、２ポー
ト・バッファとして動作する３２バイト２ポート・ゾロ
セッサ・インターフェースを提供する。
（発明の解決課題及び構成的特徴・作用効果の要点）
本発明の目的は、電気通信装置に使用するマイクロプロ
セッサ・インターフェース装置を提供スることである。
セッサ・インターフェース装置を提供スることである。
本発明によれば、マイクロプロセッサを含む電気通信装
置に使用するマイクロプロセッサ・インターフェース装
置が得られる。このインターフェース装置は、前記電気
通信装置との間で信号の受信及び送信を行う第１インタ
ーフェース装置、前記マイクロプロセッサとの間で信号
の受信及び送信を行う第２インターフェース装置、記憶
装置、前記の第１インターフェース装置及び第２インタ
ーフェース装置を制御して、ある時間には一方のインタ
ーフェース装置だけが前記記憶装置にアクセスをもつよ
うにする裁定装置（ａｒｂｉｔｒａｔｉｏｎｍｅａｎｓ
） 、ならびに前記マイクロプロセッサによって前記第
２インターフェース装置に加えられるアドレス信号に応
答してアクセスされる゛１電気信装置の領域を動作可能
化する信号を発生させるデコーデング装置を含む。
置に使用するマイクロプロセッサ・インターフェース装
置が得られる。このインターフェース装置は、前記電気
通信装置との間で信号の受信及び送信を行う第１インタ
ーフェース装置、前記マイクロプロセッサとの間で信号
の受信及び送信を行う第２インターフェース装置、記憶
装置、前記の第１インターフェース装置及び第２インタ
ーフェース装置を制御して、ある時間には一方のインタ
ーフェース装置だけが前記記憶装置にアクセスをもつよ
うにする裁定装置（ａｒｂｉｔｒａｔｉｏｎｍｅａｎｓ
） 、ならびに前記マイクロプロセッサによって前記第
２インターフェース装置に加えられるアドレス信号に応
答してアクセスされる゛１電気信装置の領域を動作可能
化する信号を発生させるデコーデング装置を含む。
本発明の一つの態様では、第１インターフェース装置に
バッファを備えて、クロック信号を受信し、それを遅延
回路を通過式せて、クロック信号を遅延させ、また、通
信装置の母線が記憶装置へのアクセスを容認したことを
示すのに使用される応答信号を裁定装置の制御に従って
発生するマイクロプロセッサ・インターフェース装置が
得られる。
バッファを備えて、クロック信号を受信し、それを遅延
回路を通過式せて、クロック信号を遅延させ、また、通
信装置の母線が記憶装置へのアクセスを容認したことを
示すのに使用される応答信号を裁定装置の制御に従って
発生するマイクロプロセッサ・インターフェース装置が
得られる。
本発明の別の態様では、第２インターフェース装置例い
マイクロプロセッサの発生する記憶装置要求信号に応答
して、記憶装置へのアクセスが容認されたこと乞マイク
ロプロセッサに示す信号を発生する回路、及び記憶装置
にアクセスできるように記憶装置領域を動作可能化する
信号を発生する回路を含む、マイクロプロセッサ・イン
ターフェース回路が得られる。
マイクロプロセッサの発生する記憶装置要求信号に応答
して、記憶装置へのアクセスが容認されたこと乞マイク
ロプロセッサに示す信号を発生する回路、及び記憶装置
にアクセスできるように記憶装置領域を動作可能化する
信号を発生する回路を含む、マイクロプロセッサ・イン
ターフェース回路が得られる。
（実施例）
本発明の実施例を、添付図面を参照して以下に説明する
。
。
第１図は、装置のブロック図であって、本発明の主題で
ある６２バイト２ボートプロセツサ・インターフニー７
Ｂを制御するマイクロプロセッサＡ１汎用プログラム母
線選択装置０１巡回置換コード発生検出装置（ｃｙｃｌ
ｉｃａｌｌｙ ｐｅｒｍｕｔａｂｌｅ ｃｏｄｅｇｅｎ
ｅｒａｔｏｒ ｄｅｔｅｃｔｏｒ） Ｄ 、及び加入者
線インターフェース変復調装置Ｅを示した。
ある６２バイト２ボートプロセツサ・インターフニー７
Ｂを制御するマイクロプロセッサＡ１汎用プログラム母
線選択装置０１巡回置換コード発生検出装置（ｃｙｃｌ
ｉｃａｌｌｙ ｐｅｒｍｕｔａｂｌｅ ｃｏｄｅｇｅｎ
ｅｒａｔｏｒ ｄｅｔｅｃｔｏｒ） Ｄ 、及び加入者
線インターフェース変復調装置Ｅを示した。
マイクロプロセラサムは、アドレス／データ母線ムＤＤ
Ｒ／ ＤＡ’ｌ’ムによって装置ＢからＥまでと通信す
る。マイクロプロセッサ人は、装置りに対して信号ＩＮ
ＴＯを発生昧装置ＢからＥｌでに対して信号ＲＤ及びＷ
Ｒを発生し、装置Ｂ、Ｄ、Ｅ及び装置ムｎに対して信号
ＡＬＥを発生し、そして、装置Ｂに対して要求信号ＢＡ
Ｒを発生する。装置Ｂは、自己装置母線とマイクロプロ
セッサＡとの間で、裁定装置とともに２ポート・バッフ
ァとして作用する。装置Ｂは、シェルフ制御母線信号（
ｓｈｅｌｆｃｏｎｔｒｏｌ ｂｕｓ ｓｉｇｎａｌ）
８０Ｂを受信して、転送肯定応答信号（ｔｒａｎｓｆｅ
ｒ ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ ｓｉｇｎａｌ）
ＸＡＯＫ及び信号ＲＥ８ｆｆｉ’ｌ’を発生する。低位
のシェルフ・アトＶス母線ＬＯ及び高低のシェルフ命ア
ドレス母線ＨＯが設けてあり、後者は、モジュール動作
可能化デコーダＭ凹りに接１涜され、またこのＭＩＩｉ
Ｄはモジュール位置アドレス母線ＭＰに接続される。装
置の動作モードを選択的に制御するためにモーｒＡ人力
及びモー１３人力が設けである。
Ｒ／ ＤＡ’ｌ’ムによって装置ＢからＥまでと通信す
る。マイクロプロセッサ人は、装置りに対して信号ＩＮ
ＴＯを発生昧装置ＢからＥｌでに対して信号ＲＤ及びＷ
Ｒを発生し、装置Ｂ、Ｄ、Ｅ及び装置ムｎに対して信号
ＡＬＥを発生し、そして、装置Ｂに対して要求信号ＢＡ
Ｒを発生する。装置Ｂは、自己装置母線とマイクロプロ
セッサＡとの間で、裁定装置とともに２ポート・バッフ
ァとして作用する。装置Ｂは、シェルフ制御母線信号（
ｓｈｅｌｆｃｏｎｔｒｏｌ ｂｕｓ ｓｉｇｎａｌ）
８０Ｂを受信して、転送肯定応答信号（ｔｒａｎｓｆｅ
ｒ ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ ｓｉｇｎａｌ）
ＸＡＯＫ及び信号ＲＥ８ｆｆｉ’ｌ’を発生する。低位
のシェルフ・アトＶス母線ＬＯ及び高低のシェルフ命ア
ドレス母線ＨＯが設けてあり、後者は、モジュール動作
可能化デコーダＭ凹りに接１涜され、またこのＭＩＩｉ
Ｄはモジュール位置アドレス母線ＭＰに接続される。装
置の動作モードを選択的に制御するためにモーｒＡ人力
及びモー１３人力が設けである。
データ母線ＤＢが装置Ｂの入力及び出力に接続されてお
り、装置Ｂは装置Ｃ１Ｄ及びＥに対するデコード信号室
及びマイクロプロセッサＡに対する要求容認信号ＢＡ（
）を発生する。局部デコード型式ＬＯＤはこの装置用の
局部デコード信号ＯＢを発生する。
り、装置Ｂは装置Ｃ１Ｄ及びＥに対するデコード信号室
及びマイクロプロセッサＡに対する要求容認信号ＢＡ（
）を発生する。局部デコード型式ＬＯＤはこの装置用の
局部デコード信号ＯＢを発生する。
汎用プログラム可能母機選択装置０は、毎秒５２にビッ
トで動作する６個の単一チャネルディジタル通信端末間
に共通のインターフェースを提供する。装置０は、毎秒
１ＭピットでＴＤＭ信号を受信し、また毎秒１Ｍビット
でＴＤＫ信号を送出する。この装置Ｃは、アげレス・ラ
ッチ入力を備え、これにアドレス・ラツチムＬが接続さ
れる。
トで動作する６個の単一チャネルディジタル通信端末間
に共通のインターフェースを提供する。装置０は、毎秒
１ＭピットでＴＤＭ信号を受信し、また毎秒１Ｍビット
でＴＤＫ信号を送出する。この装置Ｃは、アげレス・ラ
ッチ入力を備え、これにアドレス・ラツチムＬが接続さ
れる。
装置ム、Ｂ及び０は、共通領域に属し、また、装置り及
びＥは、２イジタル音声端末インターフェース憤域に属
する。
びＥは、２イジタル音声端末インターフェース憤域に属
する。
巡回置換コード発生検出装置りは、６閘の独立チャネル
のどれか１つのチャネルにおける巡回直換コード語を検
出し発生して、標準マイクロゾロセッサ・インターフェ
ースによって制御される。
のどれか１つのチャネルにおける巡回直換コード語を検
出し発生して、標準マイクロゾロセッサ・インターフェ
ースによって制御される。
１１個のＶジスタが、全制御のための指令及び状態情報
を与える。到来直列データに６回連続して繰返される８
ビツト給を含むとき、コード語は検出される。また、制
御インターフェースによってロードされるデータバイト
の連続的直列送信によってコード語が発生式れる。装置
りは、装置Ｃ及び■から通報（ｔｒａｆｆｉｃ）を受信
し、また装置Ｃ及びＥに通報を送信する。
を与える。到来直列データに６回連続して繰返される８
ビツト給を含むとき、コード語は検出される。また、制
御インターフェースによってロードされるデータバイト
の連続的直列送信によってコード語が発生式れる。装置
りは、装置Ｃ及び■から通報（ｔｒａｆｆｉｃ）を受信
し、また装置Ｃ及びＥに通報を送信する。
加入者線インターフェース変復調装置迅は、装置りから
の多重化通報路（ｍｕｌｔｉｐｌｅｃｅｄ ｔｒａｆｆ
ｉｃｈｉｇｈｗａｙｓンと６ＩＩｊ回路インターフェー
ス回路り工Ｃとの間でインターフェースとしての働きを
行う。６線路インタ一フエース回路り工Ｏは加入者に対
し ｉでチャタネルごとに４線デイジタル音声端末
ループを形成する。
の多重化通報路（ｍｕｌｔｉｐｌｅｃｅｄ ｔｒａｆｆ
ｉｃｈｉｇｈｗａｙｓンと６ＩＩｊ回路インターフェー
ス回路り工Ｃとの間でインターフェースとしての働きを
行う。６線路インタ一フエース回路り工Ｏは加入者に対
し ｉでチャタネルごとに４線デイジタル音声端末
ループを形成する。
装置０．Ｄ及びＺの各々は、クロック・バッファＣＢか
らフレーム指示（ｆｒａｍｉｎｇ）とｌ ＭＨｚクロッ
ク信号とを受信する。
らフレーム指示（ｆｒａｍｉｎｇ）とｌ ＭＨｚクロッ
ク信号とを受信する。
各線路インターフェース回路には、台形線路駆動回路Ｌ
Ｄ、線路受信器ＬＲ及び電流制限器ＯＩＩを含む。加入
者線路からの入力はＩＰで表わし、まｆｃ＋１９１路へ
の出力はＯＰで表わした。
Ｄ、線路受信器ＬＲ及び電流制限器ＯＩＩを含む。加入
者線路からの入力はＩＰで表わし、まｆｃ＋１９１路へ
の出力はＯＰで表わした。
マイクロプロセッサ・インターフェース装置についての
詳細を以下に説明する。
詳細を以下に説明する。
この装置は、シェルフ機器母線とプロセッサとの間に裁
定装置を備えて、主として６２Ｘ８ぎット、２ポートバ
ツフアとして動作する。制御及び信号報告のために、通
報がこの装置との間で送受信される。装置は、比較器を
付加して通信装置母線に直接接続して９モジユ一ル動作
可能化”信号の転送応答ＸＡＯＫを発生する。信号は適
当にチップ上に発生される。
定装置を備えて、主として６２Ｘ８ぎット、２ポートバ
ツフアとして動作する。制御及び信号報告のために、通
報がこの装置との間で送受信される。装置は、比較器を
付加して通信装置母線に直接接続して９モジユ一ル動作
可能化”信号の転送応答ＸＡＯＫを発生する。信号は適
当にチップ上に発生される。
この装置は、２７ｙ？−）記憶装置及びアドレス・デコ
ーディング・セクションにアクセスするため、ホストマ
イクロプロセッサの多重化アドレス嗜データ母線に接続
している。単純なホスト・マイクロゾロセッサ・モード
では、ＢＡｆｌ ／ ＢＡＧ信号がマイクロプロセッサ
によるアクセス要求及び１許可容認”回答に使用される
。
ーディング・セクションにアクセスするため、ホストマ
イクロプロセッサの多重化アドレス嗜データ母線に接続
している。単純なホスト・マイクロゾロセッサ・モード
では、ＢＡｆｌ ／ ＢＡＧ信号がマイクロプロセッサ
によるアクセス要求及び１許可容認”回答に使用される
。
ホスト・プロセッサが待ち状態に保持可能な場合には、
ＲＤＹ信号がホスト・アクセスの制御に使用されるので
、ＢＡＲ／ ＢＡＧ信号を使用する必要はない。
ＲＤＹ信号がホスト・アクセスの制御に使用されるので
、ＢＡＲ／ ＢＡＧ信号を使用する必要はない。
このインターフェース装置は、マイクロプロセッサ用に
２つのモードのアドレス・デコード型式を与える。これ
は、ハードウェア・レジスタ又は他のアドレス可能化装
置を駆動する場合に、付加的なデコーダを不用にするた
めに使用される。
２つのモードのアドレス・デコード型式を与える。これ
は、ハードウェア・レジスタ又は他のアドレス可能化装
置を駆動する場合に、付加的なデコーダを不用にするた
めに使用される。
モードの選択祉、下記の真理値表に従って、人力ゝモー
トム、モードＢ″の使用によりノーーＰワイヤド（配線
ずみ）になっている。
トム、モードＢ″の使用によりノーーＰワイヤド（配線
ずみ）になっている。
ムＢ モード
００ 待ち状態可能なホストプロセッサ０１ 外
部ＲＡＭ １０ デコード型式１）簡易なホストプロセッサ１１
デコード型式２） 外部記憶装置 １８個の汎用接続が外部ＲＡＭへのアｒレス、データ、
及び制御として作用する。
部ＲＡＭ １０ デコード型式１）簡易なホストプロセッサ１１
デコード型式２） 外部記憶装置 １８個の汎用接続が外部ＲＡＭへのアｒレス、データ、
及び制御として作用する。
デコード型式１
接読は、外部装置に対するチップ選択出力として作用す
る。
る。
デコード型式２
アｒレスからのデコーディングは型式１と同じである。
接続は１個の外部装置に対するチップ選択として作用す
る。他の接続は読取りポート及び書込みポートのそれぞ
れに対し出力可能化信号及びラッチ信号を与える。
る。他の接続は読取りポート及び書込みポートのそれぞ
れに対し出力可能化信号及びラッチ信号を与える。
第２図に示したように、デコード型式１では、ａｓｏ
−ＢとＲｅｇＯ−３を使用し、またデコード型式２では
、ａＳＯとＲｅｇＯ−７を使用する。
−ＢとＲｅｇＯ−３を使用し、またデコード型式２では
、ａＳＯとＲｅｇＯ−７を使用する。
２ボート記憶装置は図示してないが、ホスト・インター
フェース・チップ選択信号Ｏ８によって別個に動作可能
化される。ａＳ信号は、２ポートをホスト記憶装置ｉｋ
＝白中のどの位置にも置くことを可能にする独立デコー
ド回路から導くことができる。
フェース・チップ選択信号Ｏ８によって別個に動作可能
化される。ａＳ信号は、２ポートをホスト記憶装置ｉｋ
＝白中のどの位置にも置くことを可能にする独立デコー
ド回路から導くことができる。
インターフェース装置は、次の６つの機能領域に分ゆら
れる。
れる。
イ１通信装置母線インターフェース、ＳＢ工。
ロ、ホスト母線インターフェース、ＨＢ工。
ハ、裁定回路、ＡＲＢ。
二、 ＲＡＭ及びＲＡＭデコーＹ、 ＲＡＭ 、 Ｒ
ＡＭＤＣ。
ＡＭＤＣ。
ホ、カード制御ロジック、ａｃＬ。
へ、デコード回路、ＤＥｆＯ。
これらの領域は、第３図に示したように相互に接続され
ているが、これについては、これに続くこの装置領域は
、通信装置インターフェースに対し、バッファとなり、
また肯定応答信号を発生する。この領域は、５個の外部
制御信号をもつ、そのうちの２個は直接裁定領域へ行く
。通信装置母線のバイト幅アｒレス及びデータ母線は、
記憶装置領域に対し適当に選定されるチップ上でもバッ
ファを受ける。
ているが、これについては、これに続くこの装置領域は
、通信装置インターフェースに対し、バッファとなり、
また肯定応答信号を発生する。この領域は、５個の外部
制御信号をもつ、そのうちの２個は直接裁定領域へ行く
。通信装置母線のバイト幅アｒレス及びデータ母線は、
記憶装置領域に対し適当に選定されるチップ上でもバッ
ファを受ける。
制御信号を第４図に示した。バッファＢＦＲ１は、簀込
み信号、読取り信号、及びクロック信号、ＡＷＲ、ＡＲ
Ｄ及びｃａｒ、ｘをそれぞれ受信する。書込み信号及び
読取り信号は、記憶装置を制御するために線路ＭＥＭ及
び遅延ｆ−）回路ＤＧを通過する。
み信号、読取り信号、及びクロック信号、ＡＷＲ、ＡＲ
Ｄ及びｃａｒ、ｘをそれぞれ受信する。書込み信号及び
読取り信号は、記憶装置を制御するために線路ＭＥＭ及
び遅延ｆ−）回路ＤＧを通過する。
この回路は、裁定回路ＡＲＢからの信号ＩＮによって動
作可能化される。遅延発生器ＤＥＴ、＋Ｇは、転送応答
信号ＸＡＣＫを発生して、バッファＢＦＲ２によって通
信装置母線インターフェースエ／ＩＦに加える。モジュ
ール動作可能化信号ＭｆｌＮは裁定回路ＡＲＢに直接加
わる。
作可能化される。遅延発生器ＤＥＴ、＋Ｇは、転送応答
信号ＸＡＣＫを発生して、バッファＢＦＲ２によって通
信装置母線インターフェースエ／ＩＦに加える。モジュ
ール動作可能化信号ＭｆｌＮは裁定回路ＡＲＢに直接加
わる。
このモードでは、第１０図に示したように、容認された
母線アクセスを表わす信号ＢＡＧによって示される信号
によって記憶装置アクセスが容認される。信号ＢＡＲは
、記憶装置が要求されていることを示すもので、裁定回
路ＡＲＢに加えられる。信号ＢＡＧば、記憶装置アクセ
スが容認されると、ただちに発生される。この信号は、
マイクロプロセッサ内で、記１慈装置にアクセスする前
に、ソフトウェアに二ってポーリングを受ける。チップ
選択信号ａＳは記憶装置アクセスを信号するのに使用さ
れる。
母線アクセスを表わす信号ＢＡＧによって示される信号
によって記憶装置アクセスが容認される。信号ＢＡＲは
、記憶装置が要求されていることを示すもので、裁定回
路ＡＲＢに加えられる。信号ＢＡＧば、記憶装置アクセ
スが容認されると、ただちに発生される。この信号は、
マイクロプロセッサ内で、記１慈装置にアクセスする前
に、ソフトウェアに二ってポーリングを受ける。チップ
選択信号ａＳは記憶装置アクセスを信号するのに使用さ
れる。
装置の裁定領域は、２つの母線インターフェースの一方
だけが、どのような時間にもＲＡＭ Ｊ域にアクセスを
もつことを確実にするものである。この回路は、他の母
線インターフェースがＲＡＭ ｆｉｘ 便用中は、一方
のポートを閉鎖する。
だけが、どのような時間にもＲＡＭ Ｊ域にアクセスを
もつことを確実にするものである。この回路は、他の母
線インターフェースがＲＡＭ ｆｉｘ 便用中は、一方
のポートを閉鎖する。
この回路は、この回路自体と各母線インターフェース領
域との間に、１つの入力信号と１つの出力信号の２つの
信号をもつ。入力信号はＲＡＭに対するアクセス要求と
して作用する。また出力信号は容認信号として作用する
。
域との間に、１つの入力信号と１つの出力信号の２つの
信号をもつ。入力信号はＲＡＭに対するアクセス要求と
して作用する。また出力信号は容認信号として作用する
。
記憶装置の使用状態では、一方のインターフェースが要
求を行うとき、裁定回路は容認信号を与えない。各イン
ターフェースに接続された装置は、アクセスを要求した
後では容認線路を点検して、容認が与られたときに限っ
て記憶装置にアクセスしなければならない。簡易なホス
ト・マイクロプロセッサでは、信号ｍ及び石を使用して
この機能を果す。
求を行うとき、裁定回路は容認信号を与えない。各イン
ターフェースに接続された装置は、アクセスを要求した
後では容認線路を点検して、容認が与られたときに限っ
て記憶装置にアクセスしなければならない。簡易なホス
ト・マイクロプロセッサでは、信号ｍ及び石を使用して
この機能を果す。
内部記憶装置は、６２×８ビツトの配列として構成され
る。記憶装置は、モード１人”入力が”１＃のとき動作
可能となり、その他の場合、外部記憶装置チップが使用
される。
る。記憶装置は、モード１人”入力が”１＃のとき動作
可能となり、その他の場合、外部記憶装置チップが使用
される。
ＲＡＭ領域は、記憶装置アクセスが検出されると、ただ
ち１Ｃ使用司能とされる。これは能動状態の７１信号又
は能動状態の一信号のそれぞれによって、通信装置イン
ターフェース及びホスト・インターフェースに表示され
る。
ち１Ｃ使用司能とされる。これは能動状態の７１信号又
は能動状態の一信号のそれぞれによって、通信装置イン
ターフェース及びホスト・インターフェースに表示され
る。
装置のこの領域は、必要に応じてカーＶ・リセット及び
１オフライン”機能のために必要な種々のデート機能を
果す。ロジック回路は、電源投入リセット（ｐｏｗｅｒ
ｏｎ ｒｅｓｅｔ） ＦＯＲの低入力又は、Ａｎ 、
ＭＡＮ及びノットフェアリセット苗の一致に応答して“
リセット”出力を発生する。院入力はコンデンサー抵抗
回路網によって駆動式れる。
１オフライン”機能のために必要な種々のデート機能を
果す。ロジック回路は、電源投入リセット（ｐｏｗｅｒ
ｏｎ ｒｅｓｅｔ） ＦＯＲの低入力又は、Ａｎ 、
ＭＡＮ及びノットフェアリセット苗の一致に応答して“
リセット”出力を発生する。院入力はコンデンサー抵抗
回路網によって駆動式れる。
９モジユール・オフライン”信号酊は、裁定ロジック回
路とデート結合になって、通信装置母線インターフェー
ス出力を強制的にトライステート状態とさせる。
路とデート結合になって、通信装置母線インターフェー
ス出力を強制的にトライステート状態とさせる。
装置のデコード領域は、ホスト母線インターフェース■
Ｂ工の保持アドレスに応答する。デコード回路は、アド
レスム４からム７までの高ニデルをとらえて１６個の出
力にデコードする。１６個の出力は、その後、出力に直
接送られるか、又はアドレスＡＯからムロまでと併せて
デコードちれてインター７エース６誉込み及び耽取り”
制御信号（ＢＷＲ、ＢＲＤ ）と共にデート回路に加え
られる。
Ｂ工の保持アドレスに応答する。デコード回路は、アド
レスム４からム７までの高ニデルをとらえて１６個の出
力にデコードする。１６個の出力は、その後、出力に直
接送られるか、又はアドレスＡＯからムロまでと併せて
デコードちれてインター７エース６誉込み及び耽取り”
制御信号（ＢＷＲ、ＢＲＤ ）と共にデート回路に加え
られる。
前者の方法は、汎用プログラム母線選択装置のような１
記憶装置類似”の１６バイト長さの周辺装置に対するチ
ップ選択出力を与える。
記憶装置類似”の１６バイト長さの周辺装置に対するチ
ップ選択出力を与える。
後者の方法は、書込み及び読取り信号と共にデ １
−トに加えられて、出力ラッチ及び動作可能出力をもつ
人力バツ７アのような単一バイトレジスタに直接接続を
可能とする。従って、インターフェース装置の２コード
出力はラッチ及び周辺装置の出力動作可能化接続のそれ
ぞれに直接加えられる。
−トに加えられて、出力ラッチ及び動作可能出力をもつ
人力バツ７アのような単一バイトレジスタに直接接続を
可能とする。従って、インターフェース装置の２コード
出力はラッチ及び周辺装置の出力動作可能化接続のそれ
ぞれに直接加えられる。
デコード動作可能化信号は、それが”−ｅｃｚ”である
とさ、デコード出力を動作可能化とする。七の信号は、
ホスト記憶装置の余白中に、インターフェース装置のデ
コーダを特別に置くために、外部高位デコード回路によ
って駆動することができる。
とさ、デコード出力を動作可能化とする。七の信号は、
ホスト記憶装置の余白中に、インターフェース装置のデ
コーダを特別に置くために、外部高位デコード回路によ
って駆動することができる。
低レベル動作。
これらの信号は、２ポー） ＲＡＭからバイトアドレス
７与える。それらの信号は、通信装置母線アＰレス線に
直接接続嘔れる。
７与える。それらの信号は、通信装置母線アＰレス線に
直接接続嘔れる。
これらの信号は、シェルフ母線に並列２方向接続ン与え
る。ｒ−夕は、シェルフ読取りサイクルが開始てれると
き、出力から駆動される。
る。ｒ−夕は、シェルフ読取りサイクルが開始てれると
き、出力から駆動される。
書込み人力ＡＷＲ、読Ｊ’ｉｌ ！７ 入力ＡＮＤ。
低レベル動作。
これらの信号は、書込みサイクル及び読取りサイクルが
通信装置母線に開始されているとき、装置に表示させる
。
通信装置母線に開始されているとき、装置に表示させる
。
低レベル動作。
この信号社、通信装置母線アクセスが起ろうとしている
ことを装置に表示する。入力は、高位の通信装置母線ア
ドレスピットの外部デコードから導かれる。
ことを装置に表示する。入力は、高位の通信装置母線ア
ドレスピットの外部デコードから導かれる。
低レベル動作。
この信号は回路のタイミング基準の肯定応答を示し、ま
た通信装置母線アクセスのバッファされた信号となる。
た通信装置母線アクセスのバッファされた信号となる。
低レベル動作。トライステート。
この信号は通信装置母線が記憶装置領域へのアクセスを
容認された鏝で発生される。また、この信号は、記憶装
置のアクセス時間を考慮して、信号Ｃ０ＬＫの７周期だ
け遅延される。この信号は通信装置母線ＸＡＯＫ信号を
直接駆動する。
容認された鏝で発生される。また、この信号は、記憶装
置のアクセス時間を考慮して、信号Ｃ０ＬＫの７周期だ
け遅延される。この信号は通信装置母線ＸＡＯＫ信号を
直接駆動する。
母線Ｂインターフェース
このインターフェースは機能が母線ムに類似する。
高レベル動作。トライステート。
この母線は装置を、マイクロプロセッサの多重アドレス
及びデータ母線に装置を接続する。アドレスは信号ＡＩ
に応答して装置内にラッチされる。
及びデータ母線に装置を接続する。アドレスは信号ＡＩ
に応答して装置内にラッチされる。
高レベル動作。
この信号の負方向端で、現行サイクルのアドレスが記憶
される。
される。
低レベル動作。
これらの信号は、マイクロプロセッサから書込みサイク
ル又は読取りサイクルが進行中であるとき、装置に対し
て表示する。
ル又は読取りサイクルが進行中であるとき、装置に対し
て表示する。
チップ選択。
低レベル動作。
この信号は、動作状態において、２ポートプロセツサの
２ポート記憶装置セクシヨンを動作可能化する。この入
力は、アドレスに応答したマイクロプロセッサのデコー
ド論理回路によって実行に移される。
２ポート記憶装置セクシヨンを動作可能化する。この入
力は、アドレスに応答したマイクロプロセッサのデコー
ド論理回路によって実行に移される。
母線アクセス要求ＢＡＲ。
低レベル動作。
ｍ信号はマイクロプロセッサが２ボート記憶装置にアク
セスを得ること（モー）’０１．１０及び１１だゆ）を
欲しているということを２ボート・セクションに通知す
るために使用される。
セスを得ること（モー）’０１．１０及び１１だゆ）を
欲しているということを２ボート・セクションに通知す
るために使用される。
この信号は、２ポ一ト裁定論理回路が記憶装置へのアク
セスを許容するとき能動状態になる。この信号は、母線
にアクセスするときを決定するため、マイクロプロセッ
サによってポーリングされる。この信号は、また、外部
記憶装置アドレスに対する方向制御としても使用される
。
セスを許容するとき能動状態になる。この信号は、母線
にアクセスするときを決定するため、マイクロプロセッ
サによってポーリングされる。この信号は、また、外部
記憶装置アドレスに対する方向制御としても使用される
。
外部記憶装置インターフェース
このインターフェースは、アドレス、データ、書込み、
及び読取９の制御を行う。これらの信号は、内部の６２
×８記憶装置を上方に拡大するために団用される。
及び読取９の制御を行う。これらの信号は、内部の６２
×８記憶装置を上方に拡大するために団用される。
このインターフェースは、デコーダ出力として同一グル
ープの出力に共用される。その出力がどの役割を採用す
るかをＭＯＤＥｉ入力状態が決定する。
ープの出力に共用される。その出力がどの役割を採用す
るかをＭＯＤＥｉ入力状態が決定する。
低レベル動作。
これらの信号は、外部記憶装置用に前もって選択した低
位のアドレスを形成する。
位のアドレスを形成する。
低レベル動作。トライステート。
これらの信号は、外部記憶装置用（前もって選択したデ
ータ母線を形成する。
ータ母線を形成する。
外部記憶装置読取り制御Ｉ！：ＲＤ。
低しベ／Ｉ／動作。
これらの信号は、外部記憶装置の出力可能化ピンを駆動
する。この信号はＡボート及びＢポートの読取り信号か
ら予め選択される。
する。この信号はＡボート及びＢポートの読取り信号か
ら予め選択される。
外部記憶装置書込み制御ＦｔＷＲ。
低レベル動作。
この信号は外部記憶装置の書込み入力を駆動するもので
、ムポート及びＢボートの書込み信号から予め選択され
る。
、ムポート及びＢボートの書込み信号から予め選択され
る。
デコーダ出力
これらの信号は、モートム＝１のとき、外部記憶装置イ
ンターフェースに置き換わる。デコーダ出力自体はモー
）４Ｂ信号の状態に従って２つの型式に分けられる。
ンターフェースに置き換わる。デコーダ出力自体はモー
）４Ｂ信号の状態に従って２つの型式に分けられる。
高レベル動作。
これらの信号が装置の運用モーＰを定める。入力は内部
ゾルアップ（抵抗）をもっているので、装置をプログラ
ムするためにはＯｖへのリンクだけが必要でらる。
ゾルアップ（抵抗）をもっているので、装置をプログラ
ムするためにはＯｖへのリンクだけが必要でらる。
この信号は低レベルのとき、ポート人出力を動作不能に
する。
する。
電源投入りセラ） ＦＯＲ入力。
低レベル動作。
この信号は、リセット出力に直接影響する。入力は外部
コンデンサに接続されて接地される。
コンデンサに接続されて接地される。
ソフトウェアリセット！３ＷＲ入力。
低レベル動作。
この信号は、通信装置母線のすべてから取られる。信号
ＳＷＲ、ＡＶＩＲ及びＭＥＮがすべて能動状態にあると
きは、ｉ出力は能動状態となる。石入力は外部のアドレ
ス・デコーディングによって駆動される。
ＳＷＲ、ＡＶＩＲ及びＭＥＮがすべて能動状態にあると
きは、ｉ出力は能動状態となる。石入力は外部のアドレ
ス・デコーディングによって駆動される。
リセットｍ出力。
低レベル動作。
この信号は、マイクロプロセッサのリセット及び種々の
リセットを駆動し、また信号を消去するのに使用される
。
リセットを駆動し、また信号を消去するのに使用される
。
装置のインターフェースのタイミングを第８図から第１
２図までに示した。
２図までに示した。
ＲＡＭの最低仕様は以下に示す通りである。
書込み （ｎｓ）書込
み能動状態へのアげレス指定 ７０書込みスト
ロボ端へのアドレス指定 ６８０書込みストロボ端
までのデータ・セットアツプ時間６４０ 書込みストｃｘボ端からのデータ保持時間 ３０書込み
ストロボ端からのアＰ ｖス保持時間 ６０必要な書込
みパルス幅 １６５読取り データ出力へのアドレス指定 ２００データ
出力への読取り ４００読取り後のデ
ータ・トライステート４０全般 最小ｎ８ 最大ＤＳ′ １、 セットアツプ時間指令までに ０−必要なモジ
ュール動作可能化／ アドレス／データ指定 ２ 保持時間指令までに必要な ０−モジュール動
作可能化／アドン 入／データ指定 ６１ａｃｋ、駆動までの指令能動状態 ０ ６０４
ｘａｃｋ能動状態までの指令能動状態
６００ ８４５５ Ｘａｃｋ）ライス
テートまでの指令非能動状態 ０
５５６ Ｘａｃｋ能動状態後に必要な指令保持〇
−書込み ７ Ｘａｃｋ能動状態後に必要なデータ保持
７〇 −読取り
最小ｎｓ 最大ｎ８８ Ａデータ
駆動までの読取り能動 状態 ０ ４５９ Ａデー
タ・トライステートまで の続取り非能動状態 ０ ７５１０ 有効デ
ータ出力までのアドレス 有効状態 ６９５１１
有効データ出力までの読取り能動状態 ６４５ホストエ
／Ｆ′マイクロプロセツサ、第１０図ｉ ＢＡＲから
ＢＡＧ低レベル０ ７５２ ＢＡＲからＢＡＧ高ｖ
ベル０ ６５３ セットアツプ指令に必要なアド レス指定 １４〇 −４保持時
間指令に必要なアドレス ／データ指定 ７〇 −５指令セッ
トアラｆまでのチップ 選択アドレス／データ指定 ６５ −６ ＡＩＩ
ＩＩＩ負端セットアツプに必要なア「レス指定
４０ −７ ＡＬＩ負端保持時間に必要な
アドレス指定 １〇 −書込み ８ 書込み上端前に必要な書込みパ ルス幅データセットアツプ時間１４５ 読取り ９ 有効データへのアドレス指定 ３９０１０
有効データへの読取り ２５０１１
データ駆動への読取り ７５１２
データ・トライステートへの 読取り ０ ７５デコード
出力、第１１図 １ チップ選択能動状態（ｃｈｉｐｓｅｌａｃｔｉｖｅ
） ヘのアドレス指定 −１５０２チップ選択非能動
状態へのア ドレス指定 −１２０６レジスタ出
力能動状態（ｒｅｇ ｏ ／Ｐ ａｃｔｉｖｅ ）の指令能動状態 −１３０
４レジスタ出力非能動状態への 非能動化指令 −１１０５チップ選択能
動状態へのデコー ー動作可能化（ｎｇｃｏｐｍ Ｋｍ） −１４０
６チップ選択能動状態までの デコード動作可能化 −１００
み能動状態へのアげレス指定 ７０書込みスト
ロボ端へのアドレス指定 ６８０書込みストロボ端
までのデータ・セットアツプ時間６４０ 書込みストｃｘボ端からのデータ保持時間 ３０書込み
ストロボ端からのアＰ ｖス保持時間 ６０必要な書込
みパルス幅 １６５読取り データ出力へのアドレス指定 ２００データ
出力への読取り ４００読取り後のデ
ータ・トライステート４０全般 最小ｎ８ 最大ＤＳ′ １、 セットアツプ時間指令までに ０−必要なモジ
ュール動作可能化／ アドレス／データ指定 ２ 保持時間指令までに必要な ０−モジュール動
作可能化／アドン 入／データ指定 ６１ａｃｋ、駆動までの指令能動状態 ０ ６０４
ｘａｃｋ能動状態までの指令能動状態
６００ ８４５５ Ｘａｃｋ）ライス
テートまでの指令非能動状態 ０
５５６ Ｘａｃｋ能動状態後に必要な指令保持〇
−書込み ７ Ｘａｃｋ能動状態後に必要なデータ保持
７〇 −読取り
最小ｎｓ 最大ｎ８８ Ａデータ
駆動までの読取り能動 状態 ０ ４５９ Ａデー
タ・トライステートまで の続取り非能動状態 ０ ７５１０ 有効デ
ータ出力までのアドレス 有効状態 ６９５１１
有効データ出力までの読取り能動状態 ６４５ホストエ
／Ｆ′マイクロプロセツサ、第１０図ｉ ＢＡＲから
ＢＡＧ低レベル０ ７５２ ＢＡＲからＢＡＧ高ｖ
ベル０ ６５３ セットアツプ指令に必要なアド レス指定 １４〇 −４保持時
間指令に必要なアドレス ／データ指定 ７〇 −５指令セッ
トアラｆまでのチップ 選択アドレス／データ指定 ６５ −６ ＡＩＩ
ＩＩＩ負端セットアツプに必要なア「レス指定
４０ −７ ＡＬＩ負端保持時間に必要な
アドレス指定 １〇 −書込み ８ 書込み上端前に必要な書込みパ ルス幅データセットアツプ時間１４５ 読取り ９ 有効データへのアドレス指定 ３９０１０
有効データへの読取り ２５０１１
データ駆動への読取り ７５１２
データ・トライステートへの 読取り ０ ７５デコード
出力、第１１図 １ チップ選択能動状態（ｃｈｉｐｓｅｌａｃｔｉｖｅ
） ヘのアドレス指定 −１５０２チップ選択非能動
状態へのア ドレス指定 −１２０６レジスタ出
力能動状態（ｒｅｇ ｏ ／Ｐ ａｃｔｉｖｅ ）の指令能動状態 −１３０
４レジスタ出力非能動状態への 非能動化指令 −１１０５チップ選択能
動状態へのデコー ー動作可能化（ｎｇｃｏｐｍ Ｋｍ） −１４０
６チップ選択能動状態までの デコード動作可能化 −１００
第１図は電気通信装置の一部を示すブロック図、ｆｇ２
図は２ポートデコーダ出力の記憶地図、第３図は２−一
トデート配列のブロック図、第４図は通信装置母線イン
ターフェースのブロック図、第５図は裁定回路によって
夏用され、発生される信号を示す図、第３図はランダム
アクセス記憶装置及び結合する記憶デコードを示す図、
第７図はデコード回路の図、第８図は通信装置インター
フェース読取りサイクルの波形を示す図、第９図は通信
装置インターフェースの書込みサイクルの波形を示す図
、第１０図はホスト・マイクログロセツサの波形を示す
図、第１１図はデコード出力タイミング波形を示す図及
び第１２図は制御タイミング波形を示す図である。
図は２ポートデコーダ出力の記憶地図、第３図は２−一
トデート配列のブロック図、第４図は通信装置母線イン
ターフェースのブロック図、第５図は裁定回路によって
夏用され、発生される信号を示す図、第３図はランダム
アクセス記憶装置及び結合する記憶デコードを示す図、
第７図はデコード回路の図、第８図は通信装置インター
フェース読取りサイクルの波形を示す図、第９図は通信
装置インターフェースの書込みサイクルの波形を示す図
、第１０図はホスト・マイクログロセツサの波形を示す
図、第１１図はデコード出力タイミング波形を示す図及
び第１２図は制御タイミング波形を示す図である。
Claims (4)
- （１）マイクロプロセッサを含む電気通信装置に使用す
るためのマイクロプロセッサ・インターフェース装置で
あつて： 前記電気通信装置との間で信号の受信及び送信を行う第
１インターフェース装置；前記マイクロプロセッサとの
間で信号の受信及び送信を行う第２インターフェース装
置；記憶装置；前記の第１インターフェース装置及び第
２インターフェース装置を制御して、ある時間には一方
のインターフェース装置だけが前記記憶装置にアクセス
を可能とする裁定装置；ならびに前記マイクロプロセッ
サによつて前記第２インターフェース装置に与えられる
アドレス信号に応答して、アクセスされる電気通信装置
の領域を動作可能化にする信号を発生するデコーデング
装置； を含んでなる前記のマイクロプロセッサ・インターフェ
ース装置。 - （２）特許請求の範囲第１項記載の装置において：前記
第１インターフェース装置にはバッファを含んでおり、
クロック信号を回復させ、その信号を遅延回路を通過さ
せて、前記クロック信号を遅延させ、また電気通信装置
の母線が前記記憶装置へのアクセスを容認したことを示
すのに使用される肯定応答信号を前記裁定装置の制御に
従つて発生させるように構成された前記のマイクロプロ
セッサ・インターフェース装置。 - （３）特許請求の範囲第１項又は第２項記載の装置にお
いて：前記第２インターフェース装置には、前記マイク
ロプロセッサによつて発生された記憶装置へのアクセス
要求信号に応答して、前記記憶装置へのアクセスが容認
されたことを前記マイクロプロセッサに表示する信号を
発生する回路及び前記記憶装置がアクセスできるように
前記記憶装置を動作可能化にする信号を発生する回路を
含んで成る前記のマイクロプロセッサ・インターフェー
ス装置。 - （４）特許請求の範囲第１項、第２項、又は第３項のい
ずれか１つに記載の装置において：前記デコーディング
装置が、前記第２インターフェース装置に加わるアドレ
ス信号に応答して、前記アドレスの一部からの出力信号
をデコードして、前記電気通信装置の周辺装置に選択信
号を提供するか、又は出力信号が前記アドレスの残りの
部分と共にデコードされて単一バイトレジスタ装置の直
接接続を可能にするように構成されている前記のマイク
ロプロセッサ・インターフェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8430004 | 1984-11-28 | ||
| GB848430004A GB8430004D0 (en) | 1984-11-28 | 1984-11-28 | Microprocessor interface device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61136154A true JPS61136154A (ja) | 1986-06-24 |
Family
ID=10570378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267039A Pending JPS61136154A (ja) | 1984-11-28 | 1985-11-27 | 電気通信装置に使用するマイクロプロセツサのインターフエース装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4754274A (ja) |
| EP (1) | EP0183486A3 (ja) |
| JP (1) | JPS61136154A (ja) |
| KR (1) | KR930003720B1 (ja) |
| AU (1) | AU577167B2 (ja) |
| GB (2) | GB8430004D0 (ja) |
| GR (1) | GR852856B (ja) |
| NZ (1) | NZ214344A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2196518A (en) * | 1986-10-17 | 1988-04-27 | Airtech Ltd | Protocol adaptor |
| DE3780307T2 (de) * | 1987-04-28 | 1993-02-11 | Ibm | Protokoll und anordnung zur verbindung zwischen einer steuereinheit und mehreren peripheren elementen. |
| US5001704A (en) * | 1988-02-09 | 1991-03-19 | Mcdonnell Douglas Corporation | Multipurpose bus interface |
| US4991170A (en) * | 1989-07-17 | 1991-02-05 | Ag Communication Systems Corporation | Circuit for interfacing a digital signal processor to a serial interface controller |
| CA2086386C (en) * | 1991-12-31 | 1997-04-29 | Daniel F. Daly | Interface chip for a voice processing system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046461B2 (ja) * | 1979-11-26 | 1985-10-16 | 株式会社日立製作所 | アクセス要求選択回路 |
| US4339633A (en) * | 1980-10-06 | 1982-07-13 | International Standard Electric Corporation | Modular telecommunications system |
| US4453214A (en) * | 1981-09-08 | 1984-06-05 | Sperry Corporation | Bus arbitrating circuit |
| GB2134753B (en) * | 1983-01-18 | 1986-07-30 | Plessey Co Plc | Electronic switching system |
| US4543628A (en) * | 1983-01-28 | 1985-09-24 | Digital Equipment Corporation | Bus for data processing system with fault cycle operation |
| US4586128A (en) * | 1983-04-14 | 1986-04-29 | Burroughs Corporation | Arbitrator circuit and technique for use in a digital computing system having multiple bus controllers |
| US4511969A (en) * | 1983-05-20 | 1985-04-16 | At&T Information Systems Inc. | Control channel interface circuit |
-
1984
- 1984-11-28 GB GB848430004A patent/GB8430004D0/en active Pending
-
1985
- 1985-08-19 GB GB08520688A patent/GB2167921B/en not_active Expired
- 1985-11-21 EP EP85308465A patent/EP0183486A3/en not_active Withdrawn
- 1985-11-27 KR KR1019850008876A patent/KR930003720B1/ko active IP Right Grant
- 1985-11-27 NZ NZ214344A patent/NZ214344A/xx unknown
- 1985-11-27 GR GR852856A patent/GR852856B/el unknown
- 1985-11-27 JP JP60267039A patent/JPS61136154A/ja active Pending
- 1985-11-27 US US06/802,403 patent/US4754274A/en not_active Expired - Fee Related
- 1985-11-28 AU AU50465/85A patent/AU577167B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0183486A2 (en) | 1986-06-04 |
| EP0183486A3 (en) | 1988-09-07 |
| US4754274A (en) | 1988-06-28 |
| KR930003720B1 (ko) | 1993-05-08 |
| GB8430004D0 (en) | 1985-01-09 |
| KR860004360A (ko) | 1986-06-20 |
| GB2167921A (en) | 1986-06-04 |
| AU5046585A (en) | 1986-06-05 |
| AU577167B2 (en) | 1988-09-15 |
| GB2167921B (en) | 1988-10-12 |
| GR852856B (ja) | 1986-03-28 |
| GB8520688D0 (en) | 1985-09-25 |
| NZ214344A (en) | 1989-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5689659A (en) | Method and apparatus for bursting operand transfers during dynamic bus sizing | |
| US4757439A (en) | Memory bus architecture | |
| US5793997A (en) | Interface architecture for connection to a peripheral component interconnect bus | |
| JPS61136154A (ja) | 電気通信装置に使用するマイクロプロセツサのインターフエース装置 | |
| EP0691616A1 (en) | RAM and ROM control unit | |
| EP0184320B1 (en) | Improved performance memory bus architecture | |
| JP3079956B2 (ja) | プリンタ | |
| JP2583586B2 (ja) | バス制御方法 | |
| JPS59173827A (ja) | Ｄｍａ制御装置 | |
| JP3442099B2 (ja) | データ転送記憶装置 | |
| SU1538173A1 (ru) | Устройство дл сопр жени абонента с магистралью в микропроцессорной системе | |
| JPS59189433A (ja) | ダイレクトメモリアクセスによるデ−タ消去方式 | |
| SU1580380A1 (ru) | Устройство дл сопр жени абонентов | |
| JPS5821734B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH05250310A (ja) | データ処理装置 | |
| WO2001017184A9 (en) | Methods and apparatus for isdn communications with dual mode access to interface apparatus on-board memory | |
| JP3028998B2 (ja) | Ｄｍａ転送回路 | |
| JPS59100653A (ja) | ポ−リングアドレス選択方式 | |
| JPS61235968A (ja) | デ−タバス制御方式 | |
| JPS6159563A (ja) | バス制御方式 | |
| JPH05204775A (ja) | ローカルメモリ診断装置 | |
| JPS61129941A (ja) | 通信制御方式 | |
| KR950033853A (ko) | 고속정보전송이 가능한 인터페이스회로를 갖는 컴퓨터시스템 | |
| JPH05115080A (ja) | 共通メモリ制御方式 | |
| JPS62226359A (ja) | 周辺モジユ−ルアクセス方式 |