JPH05115080A - 共通メモリ制御方式 - Google Patents
共通メモリ制御方式Info
- Publication number
- JPH05115080A JPH05115080A JP3166999A JP16699991A JPH05115080A JP H05115080 A JPH05115080 A JP H05115080A JP 3166999 A JP3166999 A JP 3166999A JP 16699991 A JP16699991 A JP 16699991A JP H05115080 A JPH05115080 A JP H05115080A
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- JP
- Japan
- Prior art keywords
- read
- write
- common memory
- control unit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 制御ユニットが共通メモリに行なうアクセス
に対する制限をなくし、アクセス効率が向上させると共
に装置の簡易化を図る。 【構成】 制御ユニットＡ１，Ｂ１と共通メモリ部１と
はリード及びライトのバッファ１１〜１４，２１〜２４
を介して接続されており、制御ユニットＡ１，Ｂ１間で
読出し要求と書込み要求の衝突（同時発生）が起きてい
ないときは各制御ユニットからのリード／ライト信号に
もとづきＲＡＭ部２へのアクセスが行われ、衝突がおき
たときは、書込み動作を一時停止し、読出し処理を行
い、その後書込み処理を行われる。
に対する制限をなくし、アクセス効率が向上させると共
に装置の簡易化を図る。 【構成】 制御ユニットＡ１，Ｂ１と共通メモリ部１と
はリード及びライトのバッファ１１〜１４，２１〜２４
を介して接続されており、制御ユニットＡ１，Ｂ１間で
読出し要求と書込み要求の衝突（同時発生）が起きてい
ないときは各制御ユニットからのリード／ライト信号に
もとづきＲＡＭ部２へのアクセスが行われ、衝突がおき
たときは、書込み動作を一時停止し、読出し処理を行
い、その後書込み処理を行われる。
Description
【０００１】
【産業上の利用分野】この発明は、分散制御方式型の構
内交換機、ボタン電話装置等における各制御ユニット間
のコマンド、データ等の送受を共通メモリを介して行う
共通メモリ制御方式に関するものである。
内交換機、ボタン電話装置等における各制御ユニット間
のコマンド、データ等の送受を共通メモリを介して行う
共通メモリ制御方式に関するものである。
【０００２】
【従来の技術】従来、２つの制御ユニット間で共通メモ
リを介してコマンド、データ等の送受を行う場合、以下
の２つの方式がとられてきた。
リを介してコマンド、データ等の送受を行う場合、以下
の２つの方式がとられてきた。
【０００３】（１）アクセス権制御方式 図２は、本方式の構成の概要を示すブロック図である。
【０００４】制御ユニットＡ，Ｂは分散制御を行うため
の制御単位を表し、ユニットＡ，Ｂ間のコマンド、デー
タの送受を共通メモリ部Ｃを介して行う。制御ユニット
Ａ又は制御ユニットＢのいずれか一方のみが共通メモリ
部Ｃへのアクセス権をもっている。すなわち、共通メモ
リ部Ｃへのアクセスができるのは、アクセス権をもって
いるユニットだけであり、各ユニットＡ，Ｂ間で直接ア
クセス権をやりとりすることで、共通メモリを制御する
方式であった。
の制御単位を表し、ユニットＡ，Ｂ間のコマンド、デー
タの送受を共通メモリ部Ｃを介して行う。制御ユニット
Ａ又は制御ユニットＢのいずれか一方のみが共通メモリ
部Ｃへのアクセス権をもっている。すなわち、共通メモ
リ部Ｃへのアクセスができるのは、アクセス権をもって
いるユニットだけであり、各ユニットＡ，Ｂ間で直接ア
クセス権をやりとりすることで、共通メモリを制御する
方式であった。
【０００５】（２）時分割制御方式 共通メモリ部Ｃの内部タイミングを読出しのタイミング
と書込みのタイミングに分けて制御する方式であり、制
御ユニットＡ、制御ユニットＢ各々からのアクセスに対
し、内部タイミングに合わせて制御する。
と書込みのタイミングに分けて制御する方式であり、制
御ユニットＡ、制御ユニットＢ各々からのアクセスに対
し、内部タイミングに合わせて制御する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記第
１の方式では、アクセス権をもった制御ユニットしか共
通メモリにアクセスができないため、共通メモリへのア
クセスに対する制限が生じる。さらに、制御ユニット
Ａ，Ｂ相互のコマンド、データ等の送受のために一定周
期でアクセス権を移す必要があるため、アクセスを続け
たい場合でも不可能になり、アクセスの必要がない場合
でもアクセス権が移ってしまうという問題がある。
１の方式では、アクセス権をもった制御ユニットしか共
通メモリにアクセスができないため、共通メモリへのア
クセスに対する制限が生じる。さらに、制御ユニット
Ａ，Ｂ相互のコマンド、データ等の送受のために一定周
期でアクセス権を移す必要があるため、アクセスを続け
たい場合でも不可能になり、アクセスの必要がない場合
でもアクセス権が移ってしまうという問題がある。
【０００７】また、上記第２の方式では、共通メモリへ
のアクセスが共通メモリの内部タイミングに合わせて処
理されるため、タイミングのずれによる待合わせ等が発
生するという問題があった。
のアクセスが共通メモリの内部タイミングに合わせて処
理されるため、タイミングのずれによる待合わせ等が発
生するという問題があった。
【０００８】本発明は以上述べた問題点に鑑みなされた
もので、共通メモリへのアクセスを効率的に行うことが
できる共通メモリ制御方式を提供することを目的とす
る。
もので、共通メモリへのアクセスを効率的に行うことが
できる共通メモリ制御方式を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】制御ユニット間のコマン
ド、データ等の送受を共通メモリを介して行う共通メモ
リ制御方式であって、各制御ユニットからの読出し要求
に対して優先処理をする読出し処理手段と、書込み要求
に対して共通メモリ内で待合せ処理をする書込み処理手
段とを備えたことを特徴とする。
ド、データ等の送受を共通メモリを介して行う共通メモ
リ制御方式であって、各制御ユニットからの読出し要求
に対して優先処理をする読出し処理手段と、書込み要求
に対して共通メモリ内で待合せ処理をする書込み処理手
段とを備えたことを特徴とする。
【００１０】
【作用】読出し要求と書込み要求とが同時に発生した場
合には、書込み処理手段によって書込み要求に対し待合
せ処理を施し、読出し処理手段によって読出し要求を優
先させる。
合には、書込み処理手段によって書込み要求に対し待合
せ処理を施し、読出し処理手段によって読出し要求を優
先させる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照しながら
詳述する。
詳述する。
【００１２】図１はこの発明の実施例を示すブロック図
である。なお、共通メモリ部１は、各ユニットＡ１，Ｂ
１からＲＡＭ部２までの構造が同一である（ＲＡＭ部２
を境に左右対称である）ため、ここでは制御ユニットＡ
１側の接続についてのみ説明する。
である。なお、共通メモリ部１は、各ユニットＡ１，Ｂ
１からＲＡＭ部２までの構造が同一である（ＲＡＭ部２
を境に左右対称である）ため、ここでは制御ユニットＡ
１側の接続についてのみ説明する。
【００１３】制御ユニットＡ１からのアドレス線（Ａ０
〜Ａｎ）はリードアドレスバッファ１１及びライトアド
レスバッファ１２に接続され、制御ユニットＡ１からの
データ線（Ｄ０〜Ｄｍ）はリードデータバッファ１３及
びライトデータバッファ１４に接続される。制御ユニッ
トＡ１からのライト信号ＷＲ（書込み要求信号）は、ラ
イトアドレスバッファ１２及びライトデータバッファ１
４のラッチ入力及びリード／ライト制御部Ａ２に接続さ
れ、制御ユニットＡ１からのリード信号ＲＤ（読出し要
求信号）は、リードデータバッファ１３の出力制御入力
及びリード／ライト制御部Ａ２，Ｂ２に接続される。制
御ユニットＢ１側も全く同様に接続される。そして、リ
ードアドレスバッファ１１、リードデータバッファ１３
及びリード／ライト制御部Ａ２（リードアドレスバッフ
ァ２１、リードデータバッファ２３及びリード／ライト
制御部Ｂ２）で読出し処理手段が、ライトアドレスバッ
ファ１２、ライトデータバッファ１４及びリード／ライ
ト制御部Ａ２（リードアドレスバッファ２２、リードデ
ータバッファ２４及びリード／ライト制御部Ｂ２）で書
込み処理手段がそれぞれ構成されている。
〜Ａｎ）はリードアドレスバッファ１１及びライトアド
レスバッファ１２に接続され、制御ユニットＡ１からの
データ線（Ｄ０〜Ｄｍ）はリードデータバッファ１３及
びライトデータバッファ１４に接続される。制御ユニッ
トＡ１からのライト信号ＷＲ（書込み要求信号）は、ラ
イトアドレスバッファ１２及びライトデータバッファ１
４のラッチ入力及びリード／ライト制御部Ａ２に接続さ
れ、制御ユニットＡ１からのリード信号ＲＤ（読出し要
求信号）は、リードデータバッファ１３の出力制御入力
及びリード／ライト制御部Ａ２，Ｂ２に接続される。制
御ユニットＢ１側も全く同様に接続される。そして、リ
ードアドレスバッファ１１、リードデータバッファ１３
及びリード／ライト制御部Ａ２（リードアドレスバッフ
ァ２１、リードデータバッファ２３及びリード／ライト
制御部Ｂ２）で読出し処理手段が、ライトアドレスバッ
ファ１２、ライトデータバッファ１４及びリード／ライ
ト制御部Ａ２（リードアドレスバッファ２２、リードデ
ータバッファ２４及びリード／ライト制御部Ｂ２）で書
込み処理手段がそれぞれ構成されている。
【００１４】以上の構成により、まず制御ユニットＡ１
又はＢ１がＲＡＭ部２にデータ等を書き込む場合、制御
ユニットＡ１からのアドレス及びデータはライト信号Ｗ
Ｒにより、ライトアドレスバッファ１２及びライトデー
タバッファ１４にラッチされる。制御ユニットＡ１側か
ら見た書き込み動作はこれで終了する。
又はＢ１がＲＡＭ部２にデータ等を書き込む場合、制御
ユニットＡ１からのアドレス及びデータはライト信号Ｗ
Ｒにより、ライトアドレスバッファ１２及びライトデー
タバッファ１４にラッチされる。制御ユニットＡ１側か
ら見た書き込み動作はこれで終了する。
【００１５】各バッファ１２，１４の内部にラッチされ
たアドレス及びデータは、他方の制御ユニットＢ１から
のリード要求がない場合、リード／ライト制御部Ａ２の
制御によりそのままＲＡＭ部２に書き込まれる。リード
要求がある場合、リード／ライト制御部Ａ２により書き
込み動作が一時停止され、リード／ライト制御部Ｂ２に
より制御ユニットＢ１側のリード処理を先に行ない、そ
の後制御ユニットＡ１側のデータ等がＲＡＭ部２に書き
込まれる。制御ユニットＡ又はＢがＲＡＭ部２からデー
タを読み出す場合、アドレス信号はリードアドレスバッ
ファ１１，２１を経てＲＡＭ部２に供給される。リード
信号ＲＤはリード／ライト制御部Ａ２，Ｂ２に入力する
と共にリードデータバッファ１３，２３に入力し、リー
ド／ライト制御部Ａ２，Ｂ２によってライト動作（書込
み動作）が停止されると共にリードデータバッファ１
３，２３においてＲＡＭ部２から出力したデータを格納
し、制御ユニットＡ１，Ｂ１に出力する。
たアドレス及びデータは、他方の制御ユニットＢ１から
のリード要求がない場合、リード／ライト制御部Ａ２の
制御によりそのままＲＡＭ部２に書き込まれる。リード
要求がある場合、リード／ライト制御部Ａ２により書き
込み動作が一時停止され、リード／ライト制御部Ｂ２に
より制御ユニットＢ１側のリード処理を先に行ない、そ
の後制御ユニットＡ１側のデータ等がＲＡＭ部２に書き
込まれる。制御ユニットＡ又はＢがＲＡＭ部２からデー
タを読み出す場合、アドレス信号はリードアドレスバッ
ファ１１，２１を経てＲＡＭ部２に供給される。リード
信号ＲＤはリード／ライト制御部Ａ２，Ｂ２に入力する
と共にリードデータバッファ１３，２３に入力し、リー
ド／ライト制御部Ａ２，Ｂ２によってライト動作（書込
み動作）が停止されると共にリードデータバッファ１
３，２３においてＲＡＭ部２から出力したデータを格納
し、制御ユニットＡ１，Ｂ１に出力する。
【００１６】このＲＡＭ部２からデータを読み出し、リ
ードデータバッファ１３，２３に格納する処理（リード
処理）の終了後に、リード／ライト制御部Ａ２，Ｂ２に
よって、リード信号ＲＤに基づいて停止したライト動作
を再起動させる。
ードデータバッファ１３，２３に格納する処理（リード
処理）の終了後に、リード／ライト制御部Ａ２，Ｂ２に
よって、リード信号ＲＤに基づいて停止したライト動作
を再起動させる。
【００１７】すなわち、制御ユニットＡ１，Ｂ１と共通
メモリ部１とはリード及びライトのバッファ１１〜１
４，２１〜２４を介して接続されており、制御ユニット
Ａ１，Ｂ１間で読出し要求と書込み要求の衝突（同時発
生）がおきていないときは各制御ユニットからのリード
／ライト信号にもとづきＲＡＭ部２へのアクセスが行わ
れ、衝突がおきたときは、書込み動作を一時停止し、読
出し処理を行い、その後書込み処理を行われる。
メモリ部１とはリード及びライトのバッファ１１〜１
４，２１〜２４を介して接続されており、制御ユニット
Ａ１，Ｂ１間で読出し要求と書込み要求の衝突（同時発
生）がおきていないときは各制御ユニットからのリード
／ライト信号にもとづきＲＡＭ部２へのアクセスが行わ
れ、衝突がおきたときは、書込み動作を一時停止し、読
出し処理を行い、その後書込み処理を行われる。
【００１８】
【発明の効果】以上、詳細に説明したように、この発明
によれば、制御ユニットが共通メモリに行なうアクセス
に対する制限をなくしたので、従来のように一定周期で
アクセス権を移動させるような制御処理が不要になると
共に制限を受けずに自由にアクセスできるようになり、
制御ユニットに対する待合せ等をなくすことができる。
これにより、アクセス効率が向上すると共に装置の簡易
化を図ることができる。
によれば、制御ユニットが共通メモリに行なうアクセス
に対する制限をなくしたので、従来のように一定周期で
アクセス権を移動させるような制御処理が不要になると
共に制限を受けずに自由にアクセスできるようになり、
制御ユニットに対する待合せ等をなくすことができる。
これにより、アクセス効率が向上すると共に装置の簡易
化を図ることができる。
【図１】本発明の共通メモリ制御方式の実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の共通メモリ制御方式の実施例を示すブロ
ック図である。
ック図である。
１１，２１ リードアドレスバッファ １２，２２ ライトアドレスバッファ １３，２３ リードデータバッファ １４，２４ ライトデータバッファ Ａ１，Ｂ１ 制御ユニット Ａ２，Ｂ２ リード／ライト制御部
Claims (1)
- 【請求項１】 制御ユニット間のコマンド、データ等の
送受を共通メモリを介して行う共通メモリ制御方式にお
いて、 各制御ユニットからの読出し要求に対して優先処理をす
る読出し処理手段と、 書込み要求に対して共通メモリ内で待合せ処理をする書
込み処理手段とを備えたことを特徴とする共通メモリ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166999A JPH05115080A (ja) | 1991-07-08 | 1991-07-08 | 共通メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166999A JPH05115080A (ja) | 1991-07-08 | 1991-07-08 | 共通メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05115080A true JPH05115080A (ja) | 1993-05-07 |
Family
ID=15841505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166999A Pending JPH05115080A (ja) | 1991-07-08 | 1991-07-08 | 共通メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05115080A (ja) |
-
1991
- 1991-07-08 JP JP3166999A patent/JPH05115080A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
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