JP2702274B2

JP2702274B2 - データ転送制御方式

Info

Publication number: JP2702274B2
Application number: JP2279246A
Authority: JP
Inventors: 泰生廣田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-19
Filing date: 1990-10-19
Publication date: 1998-01-21
Anticipated expiration: 2013-01-21
Also published as: JPH04155428A

Description

【発明の詳細な説明】〔概要〕データ処理システムのキャッシュ、主メモリおよびマ
スタ装置間のデータ転送制御方式に関し、マスタ装置より主メモリに対してデータ書込処理が行
なわれた時、主メモリが最適な時間で書込データを突放
し、処理時間を短縮させることを目的とし、キャッシュ装置，主メモリ装置およびマスタ装置が共
通のバスで接続されるデータ転送システムにおいて、マ
スタ装置より主メモリ装置にデータの書込処理が行なわ
れたとき、キャッシュメモリのエントリをパージするた
めに、キャッシュ制御部より主メモリ制御部に対して、
最適な時間応答待信号を送出する応答待信号出力手段
と、主メモリ制御部において、データ応答信号の送出を
抑止する応答信号抑止手段とを備える、よう構成する。

〔産業上の利用分野〕

本発明は、データ処理システムにおいて、主メモリに
マスタ装置よりデータが書込まれた場合のデータ転送制
御方式に関する。

〔従来の技術〕

データ処理システムにおいては、主メモリとキャッシ
ュの内容との一貫性を保つため、プロセッサ装置を介さ
ず、直接主メモリにアクセス（DMA）する等他のマスタ
装置よりデータ書込を行う場合は、対応するキャッシュ
のデータをパージする必要がある。

従来用いられていた、データ処理システムのマスタ装
置と主メモリ装置とのデータ転送方式を第８図〜第12図
を用いて説明する。第８図はデータ処理システムの構成
図、第９図は従来方式のキャッシュ制御部の構成図、第
10図は従来方式の主メモリ制御部の構成図、第11図は従
来方式のマスタ制御部の構成図、第12図は従来方式の動
作タイミングチャートである。

第８図において、従来のキャッシュ制御部は15C、主
メモリ制御部は20C、マスタ制御部は35Cが適応される。

１はプロセッサ装置であり、データ処理、キャッシュ
メモリへのデータ書込、読出処理等を行なう。

10は主処理部であり、図示してないプロセッサによる
データ処理およびキャッシュ制御部15Cより構成され、
キャッシュメモリ11へのデータ書込み、読出しおよびパ
ージ等の処理が行なわれる。

13は主処理部10とキャッシュメモリ11を接続するMPU
バスであり、送受信回路（TRV）12を介して共通バス５
と接続される。

２は主メモリ装置であり、主メモリ21、主メモリ21へ
のデータの書込みおよび読出し制御を行う主メモリ制御
部20C、および送受信回路（TRV）22より構成される。

３はマスタ装置で、配下の複数のIO装置4a〜4nと主メ
モリ装置２とのデータ転送の制御を行なう。

30はマスタ処理部であり、図示してないマイクロプロ
セッサおよびマスタ制御部35Cより構成され、マスタメ
モリ31へのデータの書込み、読出しおよびIO装置４の制
御等の処理が行なわれる。

33はローカルバスであり、送受信回路（TRV）32を介
して共通バス５と接続される。

4a〜ｎはIO装置であり、マスタ装置３の制御のもと
に、送受信回路41a〜ｎを介して、主メモリ装置２との
間でデータ転送を行なう。

つぎにキャッシュ制御部15Cについて説明する。第９
図において、152はインバリデーションスタクレジスタ
であり、アドレスバス13a上のパージしようとするデー
タに対応するアドレスを取込み記録する。

151はスタック信号発生器であり、プロセッサ装置１
のクロックCLK信号に同期させ、パージデータのアドレ
スをインバリデーションレジスタ152に取込む取込信号
を発生する。

153はマルチプレクサ（MPX）であり、アドレスバス13
aによって伝送されるキャッシュメモリ11へのデータの
書込みおよび読出しデータのアドレス信号とインバリデ
ーションスタックレジスタ152よりのパージするデータ
のアドレス信号の切替えが行なわれる。

154はタグメモリであり、データアドレスの下位アド
レスをアドレスとし、上位アドレスおよび管理情報
（Ｖ）を記録するメモリより構成されている。

155は比較回路（Ｃ）であり、処理しようとするデー
タの上位アドレスとタグメモリ154に記録されている上
位アドレスが一致した場合１を出力する。

156はアンド回路である。

主メモリ装置２よりのデータを読出し、キャッシュメ
モリ11に書込む処理が行なわれた場合、タグメモリ154
には書込データの上位アドレスおよび管理情報メモリ
（Ｖ）に１が記録される。タグメモリ154に記録が完了
するとアンド156の出力は１となり、キャッシュメモリ1
1へのデータ書込のイネーブル信号を送出する。

図示してない主プロセッサからキャッシュメモリ11に
対してデータの読出しが行なわれた場合、先ず、読出し
データの下位アドレスをアドレスとするタグメモリ154
のデータを読出し、上位アドレスデータと比較して一致
し、さらに管理情報メモリ（Ｖ）が１である場合はアン
ド156の出力は１となり、読出しデータがヒットしたこ
とになり、キャッシュメモリ11からデータが読出され
る。アンド156の出力が０の場合はミスヒットとなり、
主メモリ装置２より読出しが行なわれる。

マスタ装置３より直接主メモリ装置２にデータが書込
まれた場合、タグメモリ154の対応するデータの管理情
報メモリ（Ｖ）に０を書込み、キャッシュメモリ11のデ
ータをパージする。

つぎに主メモリ制御部20Cについて説明する。第10図
において、201はラッチ回路であり、アドレスバスより
伝送されたデータをラッチする。

202はアドレス制御回路であり、ラッチされたアドレ
スデータより行アドレスおよび列アドレスに分離し、主
メモリ21に伝送する。

203はタイミング制御回路であり、制御バスによって
伝送されデータ要求信号（＊DS）または書込信号（＊WR
T）を受信すると、クロック信号CLKに同期して、アドレ
ス制御回路202およびデータ応答信号制御回路204に制御
信号を、また、主メモリ21に対して行アドレス読出し信
号（＊RAS）、列アドレス読出し信号（＊CAS）、データ
書込制御信号（＊WE）、データ読出し制御信号（＊OE）
等を発生する。

204はデータ応答信号制御回路であり、主メモリ21へ
のデータの書込みまたは読出し処理に対する処理応答を
示すデータ応答信号（＊DTACK）を送出する。

つぎにマスタ制御部35Cについて説明する。第11図に
おいて、351は信号変換回路であり、制御バス33Cよりデ
ータ要求信号（＊DS）またはデータ書込信号（＊WRT）
が受信されると、マスタ装置のクロック信号に同期して
マスタメモリ31にデータ読込みまたは書込制御信号を送
出する。また、図示してないプロセッサより、主メモリ
装置２およびIO装置４にデータの読込みまたは書込指令
があった場合、制御バス33Cにデータ要求信号（＊DS）
またはデータ書込信号（＊WRT）を送出する。

352はデータ応答信号制御回路であり、データ要求信
号（＊DS）またはデータ書込信号（＊WRT）の送受信に
対応した処理応答を示すデータ応答信号（＊DTACK）を
送受信し、信号変換制御回路351に対して処理サイクル
終了信号を送出する。

353はバスアービトレーション制御回路であり、プロ
セッサ装置１の主処理部10の図示してないプロセッサに
対して、共通バス５の使用要求信号（＊BR）の送出、バ
ス使用許可信号（＊BG）の受信、バス使用中信号（＊BB
SY）の送出制御を行なう。

つぎに、従来方式のデータ転送動作を、第12図に示す
動作タイミングチャートに基いて説明する。第12図にお
いて（ａ）はプロセッサ装置１のMPUバス13上の信号、
（ｂ）はキャッシュメモリ11よりの読出し（Ｒ）および
書込み（Ｗ）処理状態、（ｃ）は共通バス５上の信号、
（ｄ）はデータ要求信号（＊DS）、（ｅ）はデータ応答
信号（＊DTACK）、（ｆ）はマスタ装置３のローカルバ
ス33上の信号、（ｇ）は主メモリ21よりの読出し（Ｒ）
および書込（Ｗ）処理状態、（ｈ）はキャッシュ制御部
15Cのインバリデーションスタック152のデータ記録状態
を示す。

MPUバス13のa1,a2,a4〜a6の時間帯ではプロセッサ装
置１の主処理部15Cよりキャッシュメモリ11に対してデ
ータの読出しが行なわれ、いずれの場合も読出しデータ
がヒットし、キャッシュメモリ11より対応するデータが
b1,b2,b4〜b6でMPUバス13に読出され、主処理部15Cに転
送される。

共通バス５の時間帯C1は主メモリ21よりデータを読出
し、マスタメモリ31に書込む処理が行なわれている。す
なわち、マスタ装置３より主メモリ装置２に読出しデー
タのアドレスを送出し、続いてデータ読出しストローブ
信号であるデータ要求信号（d1）を送出する。

主メモリ装置２では対応するアドレスのデータ読出処
理（g1）が行なわれ、バス５にデータを送出（c1）し、
ローカルバス33を介して（f1）マスタメモリ31に伝送さ
れる。主メモリ装置２ではデータの読出しが完了すると
データ応答信号（e1）を送出する。

マスタ装置３ではデータ応答信号（e1）を受信すると
データの書込を行うとともにデータ要求信号（d1）を停
止し処理を終了する。

バス５の時間帯C2では主メモリ21よりデータを読出
し、キャッシュメモリ11に書込む処理が行なわれる、す
なわち、キャッシュ装置１より主メモリ装置２に読出し
データのアドレスを送出し、続いてデータ要求信号（d
2）を送出する。

主メモリ装置２では対応するアドレスのデータ読出処
理（g2）が行なわれ、バス５にデータを送出（c2）し、
MPUバス13を介して（a3）キャッシュメモリ11に伝送さ
れる（b3）。

主メモリ装置２ではデータの読出しが完了するとデー
タ対応信号（e2）を送出する。

プロセッサ装置１ではデータ応答信号（e2）を受信す
るとデータの書込処理を行うとともにデータ要求信号
（d2）を停止し処理を終了する。

バス５の時間帯C3ではマスタ装置３より主メモリ装置
２に対してデータの書込む処理が行なわれる。すなわ
ち、マスタ装置３より主メモリ装置２に書込みデータの
アドレスおよびデータを送出し（f2）、続いてデータ要
求信号（d3）およびデータ書込信号を送出する。

主メモリ装置２ではアドレス信号はラッチ回路201
で、またデータ信号は受信回路12の図示してないラッチ
回路でラッチされ、主メモリ21に書込処理（g3）が行な
われる。

一方、キャッシュ制御部15Cでは、マスタ装置３より
主メモリ装置２へのデータ書込処理であることをデータ
書込信号の伝送で知り、直ちにインバリデーションスタ
ックレジスタ152に書込データのアドレスを取込み（h
1）、プロセッサの使用されていない時間帯を用いて、
書込データに対応するタグメモリ154の管理情報メモリ
（Ｖ）に０を書込む処理（b7）が行なわれ、データをパ
ージする。

また、主メモリ装置２では、アドレスおよびデータを
ラッチしてから一定時間（T1）後にデータ応答信号（e
3）を送出する。

マスタ装置３ではデータ応答信号（e3）を受信すると
データの送出（f2）およびデータ要求信号（d3）を停止
し処理を終了する。

バス５の時間帯C4では主処理部10よりキャッシュメモ
リ11および主メモリ装置２に対してデータの書込処理が
行なわれる。すなわち、処理部10よりMPUバス13を介し
てアドレスおよびデータが伝送（a7）され、キャッシュ
メモリ11に書込処理（b8）が行なわれるとともに、主処
理部10よりアドレスおよびデータ信号をバス５に送出し
（c4）、つづいてデータ要求信号（d4）およびデータ書
込信号を送出する。

主メモリ装置２ではアドレスおよびデータ信号をラッ
チし、主メモリ21に書込処理（g4）が行なわれる。

また、主メモリ装置ではアドレスおよびデータをラッ
チしてから一定時間（T1）後にデータ応答信号（e4）を
送出する。

主処理部10ではデータ応答信号（e4）を受信するとデ
ータの送出（a7）およびデータ要求信号（d4）を停止し
処理を終了する。

〔発明が解決しようとする課題〕

前述の従来技術で説明したように、主メモリにデータ
を書込む場合、伝送された書込データのアドレスおよび
データ信号をラッチし、ラッチ完了後一定時間後にデー
タ応答信号を送出して書込データを送出している装置の
データ送出処理を終了させるようにしていた。

このように、アドレスやデータ信号をラッチしてから
一定時間後にデータ応答信号を送出する理由は、マスタ
装置から主メモリ装置へのデータ書込動作を高速に行な
わせるために行なわれる。

すなわち、書込データのアドレスおよびデータ信号は
主メモリ装置でラッチされるため、主メモリにデータ書
込処理が完了する以前にデータ応答信号を送出してもデ
ータ書込処理には影響は与えない。

一方、マスタ装置ではデータ応答信号を受信すれば処
理を終了させ、次のデータに対する書込処理が開始さ
れ、処理時間が短縮される。

しかし、マスタ装置から主メモリにデータの書込みが
行なわれた場合、書込みが行なわれたデータに対応する
キャッシュメモリのデータをパージする必要がある。そ
のため、パージするデータのアドレスを、インバリデー
ションスタックレジスタに取込むことが必要となり、主
メモリ装置ではデータをスタックした後、一定時間後に
データ応答信号を送出するようにしている。

一般に、主メモリ装置は、データ処理システム毎に専
用で製造されることはなく、複数の種類の処理システム
に対して共通に使用される。共通に使用された場合、高
速な処理システムでは、この一定時間が性能低下とな
り、処理時間が大幅に増加するという問題が生じる。

本発明は、主メモリ装置の性能を意識することなく、
最適な時間で書込データを突放し、処理時間を短縮させ
るデータ転送制御方式を提供することを目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために本発明が採用した手段
を、第１図を参照して説明する。第１図は本発明の原理
図である。

第１図において、5Aは応答待信号出力手段であり、マ
スタ装置３より主メモリ装置２にデータの書込を行った
とき、キャッシュメモリ11の対応するエントリをパージ
するために、キャッシュ制御部15Aより主メモリ制御部2
0Aに対して、最適な時間応答待信号を送出する。

6Aは応答信号抑止手段であり、主メモリ制御部20Aに
おいて、前記応答待信号が送出されている期間、データ
応答信号の送出を抑止する。

〔作用〕

プロセッサ装置１では共通バスで伝送される信号をチ
ェックし、マスタ装置３から主メモリ装置２にデータの
書込みが行なわれた場合、対応するキャッシュメモリ11
のデータをパージするために、書込データに対するアド
レスを共通バスより取込む。

キャッシュ制御部15Aの応答待信号出力手段5Aはデー
タ処理システムが最適な、すなわち、対応するデータの
アドレスの取込みを完了するまで応答待信号を送出す
る。

主メモリ装置２の応答信号抑止手段6Aは前記応答待信
号が受信されている間、マスタ装置３に対してデータ応
答信号の送出を抑止する。

マスタ装置３ではデータ応答信号が受信されるとデー
タの転送を停止する。

以上のように、主メモリ装置にマスタ装置よりデータ
の書込処理が行なわれた場合、キャッシュ制御部より主
メモリ制御部に対して、最適な時間応答待信号を送出
し、主メモリ制御部では、前記応答待信号が送出されて
いる期間、データ応答信号の送出を抑止するようにした
ので、書込処理時間を大幅に短縮させることができる。

〔第１の実施例〕本発明の第１の実施例を、第２図乃至第４図，第８図
および第11図を参照して説明する。第８図はデータ処理
システムの構成図、第２図は第１の実施例のキャッシュ
制御部、第３図は第１の実施例の主メモリ制御部、第11
図は実施システムのマスタ制御部、第４図は第１の実施
例の動作タイミングチャートである。

（Ａ）第１の実施例の構成第８図のデータ処理システムの構成、および第11図の
マスタ制御部については従来技術で説明したとおりであ
る。なお、従来技術ではキャッシュ制御部15C、主メモ
リ制御部20Cおよびマスタ制御部35Cが対応したが、第１
の実施例では、キャッシュ制御部15A、主メモリ制御部2
0Aおよびマスタ制御部35Aが対応する。また、第１の実
施例ではマスタ制御部35Aと35Cは同一構成である。

第２図において、スタック信号発生回路151、インバ
リデーションスタックレジスタ152、マルチプレクサ（M
PX）153、タグメモリ154、比較回路（Ｃ）155、アンド
回路156については第９図で説明したとおりである。

5Aは応答待信号出力手段であり、データ要求信号（＊
DS）がバス５に出力されていないときは常時応答待信号
が出力している。

データ要求信号が出力され、データ転送が開始される
と、図示してないプロセッサは転送データをチェック
し、マスタ装置３より主メモリ装置２へのデータ書込以
外の場合は直ちに応答待信号の送出を停止する。

また、マスタ装置３より主メモリ装置２へのデータ書
込の場合は、スタック信号発生回路151より発生するデ
ータ取込信号に同期して応答待信号の送出を停止する。

また、第３図において、ラッチ201,アドレス制御回路
202,タイミング発生回路203,データ応答信号制御回路20
4については第10図で説明したとおりである。

6Aは応答信号抑止手段であり、アンド回路で構成され
る。

（Ｂ）第１の実施例の動作第１の実施例の動作を、第４図を参照して説明する。
第４図は第12図で説明したと同様な処理を行なわした場
合の動作タイムチャートであり、第４（ａ）乃至（ｈ）
は第11図で説明したとおりである。また、（ｉ）はキャ
ッシュ制御部15Aの応答待信号出力手段5Aより送出され
る応答待信号（＊WAIT）、（ｊ）は主メモリ制御部20A
のデータ応答信号制御回路204から出力される完了信号
ｊを示している。

MPUバス13のa1,a2,a4〜a6およびそれらに対応するキ
ャッシュメモリ11のb1,b2,b4〜b6では、プロセッサから
キャッシュメモリ11に対してデータの読出し処理が行な
われる動作を示したものであり、第12図で説明したとお
りである。

バス５の時間帯C1ではマスタ装置３より主メモリ装置
２に対してデータの読出処理が行なわれる。すなわち、
マスタ装置３より読出しデータのアドレスを送出し、続
いてデータ要求信号（d1）を送出する。

キャッシュ制御部15Aの応答待信号出力手段5Aは、主
メモリ装置２よりのデータ読出し処理であるため、直ち
に応答待信号の送出を停止する（i1）。

主メモリ装置２では対応するアドレスのデータ読出処
理（g1）が行なわれ、バス５にデータを送出（c1）し、
ローカルバス33を介して（f1）マスタメモリ31に伝送さ
れる。

主メモリ装置２ではデータの読出しが完了するとデー
タ応答信号制御回路204より完了信号（j1）を送出す
る。

応答信号抑止手段6Aでは完了信号（j1）と応答待信号
（i1）とのアンドがとられ、データ応答信号（e1）を送
出する。

マスタ装置３ではデータ応答信号（e1）を受信すると
データの書込を行なうとともにデータ要求信号（d1）の
送出を停止するとともに処理を終了する。

バス５の時間帯C2ではプロセッサ装置１より主メモリ
装置２に対してデータの読出処理が行なわれる。すなわ
ち、プロセッサ装置１より読出しデータのアドレスを送
出し、続いてデータ要求信号（d2）を送出する。

応答待信号出力手段5Aでは、プロセッサ装置よりのデ
ータ読出し処理であるため、直ちに応答待信号の送出を
停止する（i2）。

主メモリ装置２では対応するアドレスのデータ読出処
理（g2）が行なわれ、バス５にデータを送出し（c2）、
MPUバス13を介して（a3）キャッシュメモリ11に伝送さ
れる。

主メモリ装置２ではデータの読出しが完了するとデー
タ応答信号制御回路204より完了信号（j2）を送出す
る。

応答信号抑止手段6Aでは完了信号（j2）と応答待信号
（i2）とのアンドがとられ、データ応答信号（e2）を送
出する。

主処理装置10ではデータ応答信号（e2）を受信する
と、キャッシュメモリ11にデータ書込（b3）を行なうと
ともにデータ要求信号（d2）の送出を停止するとともに
処理を終了する。

バス５の時間帯C3ではマスタ装置３より主メモリ装置
２に対してデータの書込処理が行なわれる。すなわち、
マスタ装置３より書込アドレスおよびデータをローカル
バス33を介して（f2）バス５に送出（c3）し、続いてデ
ータ要求信号（d3）を送出する。

一方、主処理装置10では、マスタ装置３より主メモリ
装置２へのデータ書込処理であることをデータ書込信号
の伝送で知り、直ちにインバリデーションスタックレジ
スタ152に書込データのアドレスを取込み（h1）、プロ
セッサの使用されていない時間帯を用いて、書込データ
に対応するタグメモリ154の管理情報メモリ（Ｖ）に０
を書込む処理（b7）が行なわれ、データをパージする。

応答待信号出力手段5Aでは、マスタ装置３より主メモ
リ装置２へのデータ書込処理であることを知り、スタッ
ク信号発生回路151より発生するインバリデーションス
タックレジスタ152にパージするデータのアドレスを取
込む信号に同期して、応答待信号の送出を停止する（i
3）。

また、主メモリ装置３のデータ応答信号制御回路204
では、書込データおよびアドレス信号が、前述したよう
に、ラッチされると完了信号（j3）を送出する。

応答信号抑止手段6Aでは、応答待信号（j3）と完了信
号（j3）とのアンドがとられ、データ応答信号（e3）を
送出する。

マスタ装置３ではデータ応答信号（e3）を受信すると
データ要求信号（d3）の送出を停止するとともに処理を
終了する。

バス５の時間帯C4ではプロセッサよりキャッシュメモ
リ11および主メモリ装置２に対してデータの書込処理が
行なわれる。すなわち、図示してないプロセッサよりMP
Uバス13にアドレスおよびデータが転送（a7）され、キ
ャッシュメモリ11に書込処理（b8）が行なわれるととも
に、バス５に送出（c4）され、つづいて、主処理装置10
よりデータ要求信号（d4）が送出される。

主メモリ装置２ではアドレスおよびデータ信号をラッ
チし、ラッチが完了するとデータ応答制御回路204より
完了信号（j4）を出力する。また、ラッチされたアドレ
スおよびデータに対して、主メモリ21の書込処理（g4）
が行なわれる。

応答待信号出力手段55では、主処理装置10より主メモ
リ装置２へのデータ書込処理であるから、直ちに応答待
信号の送出を停止する（i4）。

データ転送続行手段６では、応答待信号（i4）と完了
信号（j4）とのアンドがとられ、データ応答信号（e4）
を送出する。

主処理装置10ではデータ応答信号（e4）を受信すると
データ要求信号（d4）の送出を停止するとともに処理を
終了させる。

〔第２の実施例〕本発明の第２の実施例を、第５図乃至第７図，第８図
および第10図を参照して説明する。第８図はデータ処理
システムの構成図、第５図は第２の実施例のキャッシュ
制御部、第10図は実施システムの主メモリ制御部、第６
図は第２の実施例のマスタ制御部、第７図は第２の実施
例の動作タイミングチャートである。

（Ａ）第２の実施例の構成第８図のデータ処理システムの構成、および第10図の
主メモリ制御部については従来技術で説明したとおりで
ある。なお、第２の実施例はキャッシュ制御部15B、主
メモリ制御部20Bおよびマスタ制御部35Bが対応する。ま
た、第２の実施例ではマスタ制御部35Bと35Cは同一構成
である。

第５図において、スタック信号発生回路151、インバ
リデーションレジスタ152、マルチプレクサ（MPX）15
3、タグメモリ154、比較回路（Ｃ）155、アンド回路156
については第９図で説明したとおりである。

5Bは終了待信号出力手段であり、マスタ制御部35Bに
対してデータ転送終了を待たせる信号を送出する。

第６図において、信号変換制御回路351、データ応答
信号制御回路352、およびバスアービトレーション制御
回路353については第11図で説明したとおりである。

6Bは転送終了抑止手段であり、アンド回路で構成され
る。

（Ｂ）第２の実施例の動作第２の実施例の動作を、第７図を参照して説明する。
第７図は第12図で説明したと同様な処理を行なわした場
合の動作タイムチャートであり、第７（ａ）乃至（ｈ）
は第12図で説明したとおりである。また、（ｉ）はキャ
ッシュ制御部15Bの終了待信号出力手段5Bより送出され
る終了待信号（＊WAIT）、（ｋ）はマスタ制御部35Bの
データ応答信号制御回路352から出力される完了信号ｋ
を示している。

MPUバス13のa1,a2,a4〜a6およびそれらに対応するキ
ャッシュメモリ11のb1,b2,b4〜b6では、図示しないプロ
セッサからキャッシュメモリ11に対してデータの読出し
処理が行なわれる動作を示したものであり、第12図で説
明したとおりである。

キャッシュ制御部15Bの終了待信号出力手段5Bは、主
メモリ装置２よりのデータ読出し処理であるため、直ち
に終了待信号の送出を停止する（i1）。

主メモリ装置２ではデータの読出しが完了するとデー
タ応答信号（e1）を送出する。

マスタ制御部35Bでデータ応答信号（e1）を受信する
とデータ応答信号制御回路352より完了信号（k1）を送
出する。

転送終了抑止手段6Bでは完了信号（k1）と終了待信号
（i1）とのアンドがとられ、サイクル終了信号を送出す
る。

マスタ装置３の信号変換制御回路351ではサイクル終
了信号が入力されるとデータの書込を行なうとともにデ
ータ要求信号（d1）の送出を停止するとともに処理を終
了する。

バス５の時間帯C2では主処理装置10より主メモリ装置
２に対してデータの読出処理が行なわれる。すなわち、
主処理装置10より読出しデータのアドレスを送出し、続
いてデータ要求信号（d2）を送出する。

終了待信号出力手段5Bでは、主メモリ装置２よりのデ
ータ読出し処理であるため、直ちに終了待信号の送出を
停止する（i2）。

主メモリ装置２ではデータの読出しが完了するとデー
タ応答信号（e2）を送出する。

一方、主処理装置10では、マスタ装置３より主メモリ
装置２へのデータ書込処理であることをデータ書込信号
の伝送で知り、直ちにインバリデーションスタックレジ
スタ152に書込データのアドレスを取込み（h1）、プロ
セッサの使用されていない時間帯を用いて、書込データ
に対応するタグメモリ154の管理情報メモリ（Ｖ）に０
を書込み処理（b7）が行なわれ、データをパージする。

終了待信号出力手段5Bでは、マスタ装置３より主メモ
リ装置２へのデータ書込処理であることを知り、スタッ
ク信号発生回路151より発生するインバリデーションス
タックレジスタ152にパージするデータのアドレスを取
込む信号に同期して、終了待信号の送出を停止する（i
3）。

また、主メモリ装置３のデータ応答信号制御回路204
では、書込データおよびアドレス信号が、前述したよう
に、ラッチされるとデータ応答信号（e3）を送出する。

マスタ制御部35Bでデータ応答信号（e3）を受信する
と、データ応答信号制御回路352より完了信号（k2）を
送出する。

転送終了抑止手段6Bでは、終了待信号（i3）と完了信
号（k2）とのアンドがとられ、サイクル終了信号を送出
する。

マスタ装置３の信号変換制御回路351ではサイクル終
了信号が入力されるとデータ要求信号（d3）の送出を停
止するとともに処理を終了する。

バス５の時間帯C4では主処理部15Bよりキャッシュメ
モリ11および主メモリ装置２に対してデータの書込処理
が行なわれる。すなわち、主処理部15BよりMPUバス13に
アドレスおよびデータが転送（a7）され、キャッシュメ
モリ11に書込処理（b8）が行なわれるとともに、バス５
に送出（c4）され、つづいて、主処理部10よりデータ要
求信号（d4）が送出される。

主メモリ装置２ではアドレスおよびデータ信号をラッ
チし、ラッチが完了するとデータ応答制御回路204より
データ応答信号（e4）を出力する。また、ラッチされた
アドレスおよびデータに対して、主メモリ21の書込処理
（g4）が行なわれる。

終了待信号出力手段5Bでは、主処理部10より主メモリ
装置２へのデータライト処理であるから、直ちに終了待
信号の送出を停止する（i4）。

主処理部10ではデータ応答信号（e4）を受信するとデ
ータ要求信号（d4）の送出を停止するとともに処理を終
了させる。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得
られる。

（１）主メモリ装置に、プロセッサ装置を介さずに、
直接マスタ装置よりデータの書込処理が行なわれた場
合、キャッシュ制御部より主メモリ制御部に対して、最
適な時間応答待信号を送出し、主メモリ制御部では、応
答待信号が送出されている期間、データ応答信号の送出
を抑止するようにしたのでデータの書込処理時間を大幅
に短縮させることができる。

（２）主メモリ装置に、プロセッサ装置を介さずに、
直接マスタ装置よりデータの書込処理が行なわれた場
合、キャッシュ制御部よりマスタ制御部に対して、最適
な時間データ転送終了待信号を送出し、主メモリ制御部
では、データ転送終了待信号が送出されている期間、デ
ータ転送終了を抑止するようにしたのでデータの書込処
理時間を大幅に短縮させることができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の第１の実施例のキャッシュ制御部、第３図は本発明の第１の実施例の主メモリ制御部、第４図は本発明の第１の実施例の動作タイミングチャー
ト、第５図は第２の実施例のキャッシュ制御部、第６図は本発明の第２の実施例のマスタ制御部、第７図は本発明の第２の実施例の動作タイミングチャー
ト、第８図はデータ処理システムの構成図、第９図は従来方式のキャッシュ制御部、第10図は従来方式の主メモリ制御部、第11図は従来方式のマスタ制御部、第12図は従来方式の動作タイミングチャートである。第１図〜第４図，第６図、および第８図〜第10図におい
て、１……プロセッサ装置、２……主メモリ装置、３……マ
スタ装置、４……IO装置、5A……応答待信号出力手段、
5B……終了待信号出力手段、6A……応答信号抑止手段、
6B……転送終了抑止手段、10……主処理部、11……キャ
ッシュメモリ、13……MPUバス、15……キャッシュ制御
部、20……主メモリ制御部、21……主メモリ、30……マ
スタ処理部、31……マスタメモリ、33……ローカルバ
ス、12,22,32,41……送受信回路、151……スタック信号
発生回路、152……インバリデーションスタックレジス
タ、153……マルチプレクサ、154……タグメモリ、155
……一致回路、156……アンド回路、201……ラッチ回
路、202……アドレス制御回路、203……タイミング制御
回路、204……データ応答信号制御回路、351……信号変
換制御回路、352……データ応答信号制御回路、353……
バスアービトレーション制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】キャッシュ制御部（15A）を有する主処理
部（10）とキャッシュメモリ（11）を備えたプロセッサ
装置（１）と、主メモリ制御部（20A）と主メモリ（2
1）を備えた主メモリ装置（２）と、マスタ制御部（35
A）を備え、配下の複数のIO装置（4a〜ｎ）と前記主メ
モリ装置（２）とのデータ転送を制御するマスタ装置
（３）とが共通バスを介して接続されるデータ処理シス
テムのデータ転送方式において、（ａ）マスタ装置（３）より主メモリ装置（２）にデ
ータの書込が行われた時、前記キャッシュメモリ（11）
の対応するエントリをパージするために、キャッシュ制
御部（15A）より主メモリ制御部（20A）に対して、最適
な時間応答待信号を送出する応答待信号出力手段（5A）
と、（ｂ）主メモリ制御部（20A）において、前記応答待
信号が送出されている期間、データ応答信号の送出を抑
止する応答信号抑止手段（6A）と、を備えたことを特徴とするデータ転送制御方式。
【請求項２】キャッシュ制御部（15B）を有する主処理
部（10）とキャッシュメモリ（11）を備えたプロセッサ
装置（１）と、主メモリ制御部（20B）と主メモリ（2
1）を備えた主メモリ装置（２）と、マスタ制御部（35
B）を備え、配下の複数のIO装置（4a〜ｎ）と前記主メ
モリ装置（２）とのデータ転送を制御するマスタ装置
（３）とが共通バスを介して接続されるデータ処理シス
テムのデータ転送方式において、（ａ）マスタ装置（３）より主メモリ装置（２）にデ
ータの書込が行われた時、前記キャッシュメモリ（11）
の対応するエントリをパージするために、キャッシュ制
御部（15A）よりマスタ制御部（35B）に対して、最適な
時間データ転送終了待信号を送出する終了待信号出力手
段（5B）と、（ｂ）マスタ制御部（35B）において、前記データ転
送終了待信号が送出されている期間、データ転送終了を
抑止する転送終了抑止手段（6B）と、を備えたことを特徴とするデータ転送制御方式。