JP2001043355A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部バスの制御を簡単にでき、小規模化およ
び低価格化を図れるデータ処理装置を提供する。 【解決手段】 画像データ処理回路２１との間でリアル
タイムにデータの入出力を行うシステムＩ／Ｆ回路１４
６と、内部バス１４７に接続され、メインメモリ２０と
の間で非リアルタイムにデータの入出力を行うメモリＩ
／Ｆ回路１４５と、ＦＩＦＯ回路１４４₁ 〜１４４
₄ と、システムＩ／Ｆ回路１４６との間でリアルタイム
にデータの入出力を行い、入力したデータに基づいて所
定の処理を行い、当該処理の結果を出力するプロセッシ
ングエレメント１４３₁ 〜１４３₄ とを有する。 ここ
で、内部バス１４７，１４８のバス幅、メモリＩ／Ｆ回
路１４５のデータ入出力のデータ幅、並びにＦＩＦＯ回
路１４４₁ 〜１４４₄ のバッファ幅は共に６４ビットで
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサに関
し、特に、リアルタイム性が要求されるインターフェイ
スと、リアルタイム性が要求されないインターフェイス
とを備えたデータ処理装置に関する。

【０００２】

【従来の技術】従来、システムＬＳＩ(Large Scale Int
egration) と呼ばれるプロセッサシステム（あるいはコ
ントローラ）では、逐次処理を行う回路部分であるＣＰ
Ｕ(Central Processing Unit) コア（プロセッサコア）
によって、システム内でリアルタイムに起こるすべての
事象（イベント）を時分割で処理する。この場合に、Ｃ
ＰＵコアとの間でデータの送受信を行う周辺回路が受信
装置（あるいはイベントの検出装置）である場合には、
当該受信回路はリアルタイムで起こるシステムイベント
をとりあえず受け付け（受信し）、当該システムが容認
できる範囲の時間内にＣＰＵコアに対しての処理要求の
待ち行列をつくり、当該待ち行列に含まれる処理要求に
応じた複数のイベントをＣＰＵが逐次処理する。

【０００３】また、ＣＰＵコアとの間でデータの送受信
を行う周辺回路が送信装置（あるいは何か信号をドライ
ブするような駆動装置）である場合には、当該送信回路
はある決められた範囲の時間内でたえずＣＰＵからの駆
動命令を待ちつづける。いずれの場合でも、周辺回路に
は、チップインターフェイスにおいてリアルタイム処理
を行うことが要求され、チップ内部においてはＣＰＵが
逐次処理のサービスを実行することを待ちつづける必要
がある。

【０００４】図１１は、上述した従来のマルチプロセッ
サシステム１００の一例の構成図である。図１１では、
マルチプロセッサシステム１００を例示しているが、エ
ンベデッドコントローラなどでは、通常、チップ内に集
積化されるＣＰＵは１つである。また、ＣＰＵに限ら
ず、ＤＳＰ(Digital Signal Processor)などのように特
定の演算を実行する目的のために設計されたプロセッサ
エレメントを含めて、広く一般的にＰＥ（Processing E
lement) を仮定した場合にも、図１１のような同様の構
成になる。

【０００５】図１１に示すマルチプロセッサシステム１
００では、内部バス４７に、メモリコントローラ４１お
よびプロセッシングエレメント４３₁ ，４３₂ ，４
３₃ ，４３₄ が接続されている。また、メモリコントロ
ーラ４１には、メモリＩ／Ｆ回路４５の外部端子４５ａ
が接続されていると共に、ＦＩＦＯ(First In First Ou
t)回路４４₁ ，４４₂ ，４４₃ ，４４₄ を介してシステ
ムＩ／Ｆ回路４６の外部端子４６ａ₁ ，４６ａ₂，４６
ａ₃ ，４６ａ₄ が接続されている。外部端子４５ａに
は、データの入出力にリアイルタイム性が要求されない
メインメモリ２０が接続されている。また、外部端子４
６ａ₁ ，４６ａ₂ ，４６ａ₃ ，４６ａ₄ には、データの
入出力にリアルタイム性が要求される画像データ処理回
路２１₁ ，２１₂ ，２１₃ ，２１₄ が接続されている。

【０００６】マルチプロセッサシステム１００では、Ｆ
ＩＦＯ回路４４₁ ，４４₂ ，４４₃，４４₄ は、システ
ムＩ／Ｆ回路４６を介したリアルタイムなデータ入出力
と、内部バス４７を介したプロセッシングエレメント４
３₁ 〜４３₄ に対しての非リアルタイムなデータ入出力
との間のタイムラグを吸収する機能を有している。

【０００７】マルチプロセッサシステム１００では、所
定の処理を実行する場合に、当該処理を構成するタスク
をプロセッシングエレメント４３₁ 〜４３₄ に割り当
て、内部バス４７を介して相互に通信を行いながら当該
所定の処理を実行する。プロセッシングエレメント４３
₁ 〜４３₄ の各々は、個別の命令およびデータを用いて
処理を逐次（シーケンシャル）に行うが、システムＩ／
Ｆ回路４６において要求されるリアルタイム性を保証す
るように処理を行う必要がある。

【０００８】内部バスコントローラ４２は、システムＩ
／Ｆ回路４６を介した画像データ処理回路２１₁ 〜２１
₄ との間でのデータ入出力のリアルタイム性を保証する
ようにプロセッシングエレメント４３₁ 〜４３₄ に処理
を行わせるために、メモリコントローラ４１による内部
バス４７を介したプロセッシングエレメント４３₁ 〜４
３₄ とメインメモリ２０との間でのデータ伝送を制御す
る。また、内部バスコントローラ４２は、プロセッシン
グエレメント４３₁ 〜４３₄ とＦＩＦＯ回路４４₁ 〜４
４₄ との間で行われる内部バス４７を介したデータ入出
力を制御する。この場合に、内部バスコントローラ４２
は、プロセッシングエレメント４３₁〜４３₄ とメイン
メモリ２０との間のリアルタイム性が要求されないデー
タ伝送を、プロセッシングエレメント４３₁ 〜４３₄ と
システムＩ／Ｆ回路４６との間のリアルタイム性が要求
されるデータ伝送を行わない期間に行うように制御す
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た図１１に示すマルチプロセッサシステム１００では、
プロセッシングエレメント４３₁ 〜４３₄ とシステムＩ
／Ｆ回路４６との間のデータ伝送と、プロセッシングエ
レメント４３₁ 〜４３₄ とメモリＩ／Ｆ回路４５との間
のデータ伝送との双方が、内部バス４７を介して行われ
ることから、内部バス４７を介して伝送されるデータ量
が多くなる。その結果、内部バス制御回路４２による内
部バス４７のアービトレーション（調停）の制御が複雑
になり、装置が大規模化および高価格化してしまうとい
う問題がある。また、当該問題は、プロセッシングエレ
メントの数が多い場合には特に深刻である。

【００１０】このような問題を解決するために、内部バ
ス４７のバス幅を大きくしたり、バス転送速度を高める
手法も考えられるが、装置が大規模化および高価格化し
てしまうという問題がある。

【００１１】本発明は上述した従来技術の問題点に鑑み
てなされ、内部バスの制御を簡単にでき、小規模化およ
び低価格化を図れるデータ処理装置を提供することを目
的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ処理装置は、リアルタイムにデータ
の入出力を行う第１のインターフェイス回路と、データ
転送ラインと、前記データ転送ラインとの間で非リアル
タイムにデータの入出力を行う第２のインターフェイス
回路と、前記データ転送ラインに接続され、入力したデ
ータを入力順に出力し、前記第２のインターフェイス回
路が入出力するデータのデータ幅と同じデータ幅で、前
記データ転送ラインへのデータの読み出しと、前記デー
タ転送ラインからのデータの書き込みとを行う記憶回路
と、前記第１のインターフェイス回路との間でデータの
入出力を行い、前記第２のインターフェイス回路との間
で前記データ転送ラインおよび前記記憶回路を介してデ
ータの入出力を行い、入力したデータに基づいて所定の
処理を行い、当該処理の結果を出力する処理回路と、前
記データ転送ラインを介したデータ伝送を制御するデー
タ転送ライン制御回路とを有する。

【００１３】本発明の第１の観点のデータ処理装置で
は、処理装置は、第１のインターフェイス回路を介して
第１の外部装置との間でリアルタイムにデータの入出力
を行いながら処理を行う。また、処理装置は、データ転
送ライン制御回路による制御に基づいて、記憶装置、デ
ータ転送ラインおよび第２のインターフェイスを介して
第２の外部装置との間で非リアルタイムにデータの入出
力を行いながら処理を行う。この場合に、データ転送ラ
インには、第１のインターフェイスを介して処理装置と
第１の外部装置との間でリアルタイムに入出力されるデ
ータは伝送されない。そのため、データ転送ライン上を
流れるデータ量を従来に比べて少なくでき、データ転送
ライン制御回路による制御を簡単にでき、装置の小規模
化および低価格化を図れる。また、前記記憶回路から前
記データ転送ラインへのデータの読み出しと、前記デー
タ転送ラインから前記記憶回路へのデータの書き込み
は、前記第２のインターフェイスが入出力するデータの
データ幅と同じデータ幅で行われる。従って、前記デー
タ転送ライン制御回路による制御を簡単にできる。

【００１４】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記データ転送ラインは、前記第２
のインターフェイス回路が入出力するデータ幅と同じラ
イン幅を有する。

【００１５】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第２のインターフェイス回路に
外部記憶回路が接続される場合に、前記外部記憶回路に
対してのデータの書き込みおよび読み出しを制御する外
部記憶回路制御回路をさらに有する。

【００１６】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記外部記憶回路制御回路は、前記
外部記憶回路へのアクセスをバースト転送で行うよう
に、前記外部記憶回路に対してのデータの書き込みおよ
び読み出しを制御する。

【００１７】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記バースト転送を行うデータのデ
ータ量の単位は、前記第２のインターフェイス回路が入
出力するデータのデータ幅の整数倍である。

【００１８】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記記憶回路の記憶容量は、前記バ
ースト転送を行うデータのデータ量の単位の整数倍であ
る。

【００１９】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記外部記憶回路制御回路は、前記
データ転送ライン制御回路によって制御される。

【００２０】また、本発明の第１の観点のデータ処理装
置は、好ましくは、複数の前記処理回路と、前記複数の
前記処理回路にそれぞれ対応した複数の前記記憶回路と
を有する。

【００２１】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記データ転送ラインは、バスであ
る。

【００２２】また、本発明の第２の観点のデータ処理装
置は、ピクセルクロック信号に基づいてリアルタイムに
画像処理を行う画像データ処理回路に接続され、前記画
像データ処理回路との間でリアルタイムにデータの入出
力を行う第１のインターフェイス回路と、データ転送ラ
インと、前記データ転送ラインとの間で非リアルタイム
にデータの入出力を行う外部記憶回路に接続される第２
のインターフェイス回路と、前記データ転送ラインに接
続され、入力したデータを入力順に出力し、前記第２の
インターフェイス回路が入出力するデータのデータ幅と
同じデータ幅で、前記データ転送ラインへのデータの読
み出しと、前記データ転送ラインからのデータの書き込
みとを行う記憶回路と、前記第１のインターフェイス回
路との間でデータの入出力を行い、前記第２のインター
フェイス回路との間で前記データ転送ラインおよび前記
記憶回路を介してデータの入出力を行い、前記ピクセル
クロック信号に基づいて、入力したデータを用いて所定
の処理を行い、当該処理の結果を出力する処理回路と、
前記データ転送ラインを介したデータ伝送を制御するデ
ータ転送ライン制御回路とを有する。

【００２３】また、本発明の第３の観点のデータ処理装
置は、リアルタイムにデータの入出力を行う第１のイン
ターフェイス回路と、データ転送ラインと、前記データ
転送ラインとの間で非リアルタイムにデータの入出力を
行う第２のインターフェイス回路と、前記データ転送ラ
インに接続され、入力したデータを入力順に出力し、前
記第２のインターフェイス回路が入出力するデータのデ
ータ幅と同じデータ幅で、前記データ転送ラインへのデ
ータの読み出し、前記データ転送ラインからのデータの
書き込みを行う第１の記憶回路および第２の記憶回路
と、前記第１のインターフェイス回路との間でデータの
入出力を行い、前記第２のインターフェイス回路との間
で前記データ転送ラインおよび前記第１の記憶回路を介
してデータの入出力を行い、入力したデータに基づいて
所定の処理を行い、当該処理の結果を出力する第１の処
理回路と、前記第２のインターフェイス回路との間で前
記データ転送ラインおよび前記第２の記憶回路を介して
データの入出力を行い、入力したデータに基づいて所定
の処理を行い、当該処理の結果を出力する第２の処理回
路と、前記データ転送ラインを介したデータ伝送を制御
するデータ転送ライン制御回路とを有する。

【００２４】本発明の第３の観点のデータ処理装置で
は、前述した第１の観点のデータ処理装置の作用に加え
て、第２の処理回路において、非リアルタイムな処理を
行うことができる。

【００２５】また、本発明の第４の観点のデータ処理装
置は、ピクセルクロック信号に基づいてリアルタイムに
画像処理を行う画像データ処理回路に接続され、前記画
像データ処理回路との間でリアルタイムにデータの入出
力を行う第１のインターフェイス回路と、データ転送ラ
インと、前記データ転送ラインとの間で非リアルタイム
にデータの入出力を行う外部記憶回路に接続される第２
のインターフェイス回路と、前記データ転送ラインに接
続され、前記第２のインターフェイス回路が入出力する
データのデータ幅と同じデータ幅で、入力したデータを
入力順に出力する第１の記憶回路および第２の記憶回路
と、前記第１のインターフェイス回路との間でデータの
入出力を行い、前記第２のインターフェイス回路との間
で前記データ転送ラインおよび前記第１の記憶回路を介
してデータの入出力を行い、前記ピクセルクロック信号
に基づいて、入力したデータを用いて所定の処理を行
い、当該処理の結果を出力する第１の処理回路と、前記
第２のインターフェイス回路との間で前記データ転送ラ
インおよび前記第２の記憶回路を介してデータの入出力
を行い、前記ピクセルクロック信号に基づいて、入力し
たデータを用いて所定の処理を行い、当該処理の結果を
出力する第２の処理回路と、前記データ転送ラインを介
したデータ伝送を制御するデータ転送ライン制御回路と
を有する。

【００２６】また、本発明の第５の観点のデータ処理装
置は、リアルタイムにデータの入出力を行う第１のイン
ターフェイス回路と、データ転送ラインと、前記データ
転送ラインとの間で非リアルタイムにデータの入出力を
行う第２のインターフェイス回路と、前記データ転送ラ
インに接続され、前記第２のインターフェイス回路が入
出力するデータのデータ幅と同じデータ幅で、入力した
データを入力順に出力する記憶回路と、前記第１のイン
ターフェイス回路との間でデータの入出力を行い、前記
第２のインターフェイス回路との間で前記データ転送ラ
インおよび前記記憶回路を介してデータの入出力を行
い、入力したデータに基づいて所定の処理を行い、当該
処理の結果を出力する第１の処理回路と、前記データ転
送ラインに接続され、所定の処理を行う第２の処理回路
と、前記データ転送ラインを介したデータ伝送を制御す
るデータ転送ライン制御回路とを有する。

【００２７】

【発明の実施の形態】以下、本発明の実施形態に係わる
マルチプロセッサシステムについて説明する。第１実施形態 図１は、本実施形態のマルチプロセッサシステム２００
の構成図である。図１に示すように、マルチプロセッサ
システム２００は、例えば、メモリコントローラ１４１
（外部記憶回路制御回路）、内部バスコントローラ１４
２（データ転送ライン制御回路）、プロセッシングエレ
メント１４３₁ 〜１４３₄ （処理回路）、ＦＩＦＯ回路
１４４₁ 〜１４４₄ （記憶回路）、メモリＩ／Ｆ回路１
４５（第２のインターフェイス回路）、システムＩ／Ｆ
回路１４６（第１のインターフェイス回路）および内部
バス１４７，１４８（データ転送ライン）を１チップ内
に有する。ここで、内部バス１４７，１４８のバス幅、
メモリＩ／Ｆ回路１４５のデータ入出力のデータ幅、並
びにＦＩＦＯ回路１４４₁ 〜１４４₄ のバッファ幅は共
に６４ビットである。ここで、ＦＩＦＯ回路１４４₁ 〜
１４４₄ のバッファ幅は、内部バス１４７から見たとき
に、１回のアクセスで受け渡しが可能なデータのビット
数を示している。

【００２８】なお、本実施形態では、一例として、マル
チプロセッサシステム２００において、画像データ処理
回路２１₁ 〜２１₄ との間で画像データをリアルタイム
で入出力しながら、所定の画像処理を行う場合を例示し
て説明する。また、画像データ処理回路２１₁ 〜２１₄
は、例えば、水平同期信号Ｈｓｙｎｃおよびピクセルク
ロック信号ＰＣに基づいて、画像処理を行う。

【００２９】マルチプロセッサシステム２００では、図
２に示すように、ＦＩＦＯ回路１４４₁ 〜１４４₄ に対
して、図２中左側に位置するプロセッシングエレメント
１４３₁ 〜１４３₄ が、リアルタイム処理が要求される
リアルタイム処理系１３０を構成する。また、マルチプ
ロセッサシステム２００では、図２に示すように、ＦＩ
ＦＯ回路１４４₁ 〜１４４₄ に対して、図２中右側に位
置するメモリコントローラ１４１および内部バスコント
ローラ１４２が、リアルタイム処理が要求されない非リ
アルタイム（シーケンシャル）処理系１３１を構成す
る。本実施形態では、ＦＩＦＯ回路１４４₁ 〜１４４₄
によって、リアルタイム処理系１３０と非リアルタイム
処理系１３１との間での処理タイミングのずれを吸収す
る。

【００３０】メモリコントローラ１４１は、プロセッシ
ングエレメント１４３₁ 〜１４３₄によるメインメモリ
２０へのデータの書き込みおよびメインメモリ２０から
のデータの読み出しを制御する。このとき、メモリコン
トローラ１４１によるメインメモリ２０（外部記憶回
路）に対してのアクセス動作は、内部バスコントローラ
１４２からの制御信号Ｓ１４２ａに基づいて行われる。
ここで、メインメモリ２０としては、例えばＳＤＲＡＭ
(Synchronous DynamicRandom Access Memory)などが用
いられる。

【００３１】メモリコントローラ１４１によるメインメ
モリ２０に対してのアクセスは、メモリアクセスの効率
化という観点から、後述するように、所定のデータ量の
データを単位として行うことが望ましい。この場合に、
メインメモリ２０に対してのアクセス速度は、プロセッ
シングエレメント１４３₁ 〜１４３₄ の処理速度、ＦＩ
ＦＯ回路１４４₁ 〜１４４₄ のデータ幅および段数、内
部バス１４７のデータ転送速度、並びにメインメモリ２
０としてＳＤＲＡＭなどを用いた場合にはリフレッシュ
動作の期間などを基準に、プロセッシングエレメント１
４３₁ 〜１４３₄ の処理のリアルタイム性を保証すうよ
うに決定する必要がある。

【００３２】メインメモリ２０に対してのメモリアクセ
スとしては、例えば１６回のバーストメモリアクセスが
採用される。当該バーストメモリアクセスは、メモリコ
ントローラ１４１および内部バスコントローラ１４２の
制御に基づいて行われ、メモリコントローラ１４１によ
ってメインメモリ２０内のアクセスを行うアドレスを１
回指定した後に、メインメモリ２０内の当該指定したア
ドレスと当該指定したアドレスに連続したアドレスに対
して合計１６回のアクセスが連続して行われる。画像処
理などでは、メインメモリ２０内の連続したアドレスに
対してのアクセスが連続して発生することが多く、この
ようなバーストメモリアクセスを採用することで、メイ
ンメモリ２０に対してのアクセス効率を大幅に高めるこ
とができる。

【００３３】また、メインメモリ２０は、例えば、図３
に示すように、６４ビットのデータ幅を有する。メイン
メモリ２０は、例えば、１６ビットのデータ幅のＳＤＲ
ＡＭを並列に４個接続したり、あるいは、３２ビットの
データ幅のＳＤＲＡＭを並列に２個接続して構成され
る。なお、メインメモリ２０の実現方式は任意である。
図３において、記憶領域１５０には、ＦＩＦＯ回路１４
４₁ 〜１４４₄ の一つ当たりの記憶容量分のデータが記
憶される。

【００３４】内部バスコントローラ１４２は、内部バス
１４７のアービトレーションを行う。具体的には、内部
バスコントローラ１４２は、ＦＩＦＯ回路１４４₁ 〜１
４４₄ による内部バス１４７に対してのデータの入出力
を制御する。また、内部バスコントローラ１４２は、メ
モリコントローラ１４１に制御信号Ｓ１４２ａを出力し
て、メインメモリ２０による内部バス１４７に対しての
データの入出力を制御する。なお、内部バスコントロー
ラ１４２は、バス使用要求が複数発生した場合に対処す
るために、当該バス使用要求を順次処理するための順序
回路を用いて、待ち行列を作成してバスアービトレーシ
ョンを行う。

【００３５】プロセッシングエレメント１４３₁ 〜１４
３₄ は、それぞれシステムＩ／Ｆ回路１４６の外部端子
１４６ａ₁ 〜１４６ａ₄ に接続され、それぞれ外部端子
１４６ａ₁ 〜１４６ａ₄ に接続された回路との間でリア
ルタイムにデータの入出力を行いながら、割り当てられ
た処理（タスク）を実行する。なお、本実施形態では、
外部端子１４６ａ₁ 〜１４６ａ₄ に、画像データ処理回
路２１₁ 〜２１₄ が接続された場合を例示して説明す
る。プロセッシングエレメント１４３₁ 〜１４３₄ の各
々は、図示しない信号発生装置から入力した水平同期信
号Ｈｓｙｎｃおよびピクセルクロック信号ＰＣを基準と
して所定の期間内に各ピクセルについての処理を行う。
ここで、ピクセルクロック信号ＰＣは、水平同期信号Ｈ
ｓｙｎｃに同期した信号であり、水平同期信号Ｈｓｙｎ
ｃの１周期内に、Ｎ（Ｎは整数）周期分のピクセルクロ
ック信号ＰＣが含まれる。

【００３６】また、プロセッシングエレメント１４３₁
〜１４３₄ は、必要に応じて、他のプロセッシングエレ
メントに出力するデータをＦＩＦＯ回路１４４₁ 〜１４
４₄に出力すると共に、他のプロセッシングエレメント
からのデータをＦＩＦＯ回路１４４₁ 〜１４４₄ から入
力する。これにより、プロセッシングエレメント１４３
₁ 〜１４３₄ において、相互に通信を行いながら所定の
処理を協働して行うことができる。

【００３７】また、プロセッシングエレメント１４３₁
〜１４３₄ は、必要に応じて、メインメモリ２０に書き
込むデータをＦＩＦＯ回路１４４₁ 〜１４４₄ に出力す
ると共に、メインメモリ２０から読み出したデータをＦ
ＩＦＯ回路１４４₁ 〜１４４₄ から入力する。すなわ
ち、プロセッシングエレメント１４３₁ 〜１４３₄ は、
メインメモリ２０から読み出された処理に必要なデータ
を入力すると共に、処理の結果であるデータをメインメ
モリ２０に書き込むために当該データをＦＩＦＯ回路１
４４₁ 〜１４４₄ に出力する。なお、プロセッシングエ
レメント１４３₁ 〜１４３₄ としては、例えば、高度な
インテリジェント機能を有するＣＰＵやＤＳＰなどが用
いられる。また、プロセッシングエレメント１４３₁ 〜
１４３₄ の処理能力および構成は、相互に同じでも良い
し、異なっていてもよい。

【００３８】ＦＩＦＯ回路１４４₁ 〜１４４₄ は、図３
に示すように、６４ビットのバッファ幅を有し、メイン
メモリ２０へのデータ転送の単位である１０２４（６４
×１６）ビット分のデータの整数（正の整数）倍、好ま
しくは２倍以上の記憶容量を有している。なお、ＦＩＦ
Ｏ回路１４４₁ 〜１４４₄ のバッファ幅は、プロセッシ
ングエレメント１４３₁ 〜１４３₄ が扱うデータの単位
の幅には依存しない。

【００３９】また、ＦＩＦＯ回路１４４₁ 〜１４４₄ か
ら内部バス１４７へのデータの読み出し、内部バス１４
７からＦＩＦＯ回路１４４₁ 〜１４４₄ へのデータの書
き込みは、メインメモリ２０へのデータ転送の単位であ
る１０２４ビット分のデータを単位として行われる。

【００４０】また、ＦＩＦＯ回路１４４₁ 〜１４４
₄ は、それぞれ内部バスコントローラ１４２からの制御
信号Ｓ１４２ｂ₁ 〜１４２ｂ₄ によって制御されるタイ
ミングで、プロセッシングエレメント１４３₁ 〜１４３
₄ から入力した６４ビットのデータを入力順で、内部バ
ス１４７およびメモリＩ／Ｆ回路１４５の外部端子１４
５ａを介してメインメモリ２０に出力する。このとき、
ＦＩＦＯ回路１４４₁ 〜１４４₄ から出力されたデータ
のメインメモリ２０への書き込みは、メモリコントロー
ラ１４１によって制御される。

【００４１】また、ＦＩＦＯ回路１４４₁ 〜１４４
₄ は、それぞれ内部バスコントローラ１４２からの制御
信号Ｓ１４２ｂ₁ 〜１４２ｂ₄ によって制御されるタイ
ミングで、メモリＩ／Ｆ回路１４５の外部端子１４５ａ
および内部バス１４７を介してメインメモリ２０から入
力した６４ビットのデータを入力順で、それぞれプロセ
ッシングエレメント１４３₁ 〜１４３₄ に出力する。こ
のとき、メインメモリ２０からのデータの読み出しは、
メモリコントローラ１４１によって制御される。

【００４２】メモリＩ／Ｆ回路１４５は、外部端子１４
５ａを有し、外部端子１４５ａには内部バス１４８を介
してメモリコントローラ１４１が接続されていると共
に、メインメモリ２０が接続されている。

【００４３】システムＩ／Ｆ回路１４６は、外部端子１
４６ａ₁ 〜１４６ａ₄ を有し、外部端子１４６ａ₁ 〜１
４６ａ₄ はそれぞれプロセッシングエレメント１４３₁
〜１４３₄ に接続されている。

【００４４】以下、図１に示すマルチプロセッサシステ
ム２００の動作について説明する。プロセッシングエレ
メント１４３₁ 〜１４３₄ は、システムＩ／Ｆ回路１４
６の外部端子１４６ａ₁ 〜１４６ａ₄ を介して画像デー
タ処理回路２１₁ 〜２１₄との間でリアルタイムにデー
タの入出力を行いながら、水平同期信号Ｈｓｙｎｃおよ
びピクセルクロック信号ＰＣを基準として所定の処理を
行う。

【００４５】当該処理過程で、プロセッシングエレメン
ト１４３₁ 〜１４３₄ は、他のデータに出力するデータ
およびメインメモリ２０に書き込むデータをそれぞれＦ
ＩＦＯ回路１４４₁ 〜１４４₄ に出力する。そして、当
該データは、メインメモリ２０に書き込まれる場合に
は、制御信号Ｓ１４２ａによるメモリコントローラ１４
１の制御と制御信号１４２ｂ₁ 〜１４２ｂ₄ とに基づい
て、ＦＩＦＯ回路１４４₁ 〜１４４₄ から入力順に、内
部バス１４７，１４８およびメモリＩ／Ｆ回路１４５の
外部端子１４５ａを介して、メインメモリ２０に書き込
まれる。このとき、ＦＩＦＯ回路１４４₁ 〜１４４₄ か
らメインメモリ２０へのデータの書き込みは、１０２４
ビット分のデータを単位として行われる。具体的には、
ＦＩＦＯ回路１４４₁ 〜１４４₄ からメインメモリ２０
への書き込み動作を、６４ビット単位で１６回、バース
ト方式で行う。

【００４６】また、当該データは、他のプロセッシング
エレメントに出力される場合には、制御信号Ｓ１４２ｂ
₁ 〜Ｓ１４２ｂ₄ に基づいて、ＦＩＦＯ回路１４４₁ 〜
１４４₄ から入力順に、内部バス１４７を介して、当該
他のプロセッシングエレメントに対応するＦＩＦＯ回路
に出力される。

【００４７】また、当該処理過程で、プロセッシングエ
レメント１４３₁ 〜１４３₄ は、処理に用いるデータを
それぞれＦＩＦＯ回路１４４₁ 〜１４４₄ から入力し、
当該データを用いて処理を行う。このとき、メインメモ
リ２０から当該データを読み出す場合には、制御信号Ｓ
１４２ａによるメモリコントローラ１４１の制御と制御
信号Ｓ１４２ａおよび１４２ｂ₁ 〜１４２ｂ₄ とに基づ
いて、メインメモリ２０から読み出されたデータが、外
部端子１４５ａおよび内部バス１４７，１４８を介し
て、ＦＩＦＯ回路１４４₁ 〜１４４₄ に出力される。こ
のとき、メインメモリ２０からＦＩＦＯ回路１４４₁ 〜
１４４₄ へのデータの読み出しは、１０２４ビット分の
データ量のデータを単位として行われる。

【００４８】また、他のプロセッシングエレメントから
データを入力する場合には、当該他のプロセッシングエ
レメントに対応するＦＩＦＯ回路から出力されたデータ
を、内部バス１４７を介して、ＦＩＦＯ回路１４４₁ 〜
１４４₄ に入力する。

【００４９】以下、プロセッシングエレメント１４３₁
〜１４３₄ の処理タイミングについて説明する。図４
は、図１に示すシステムＩ／Ｆ回路１４６から入力した
データに基づいてプロセッシングエレメント１４３₁ 〜
１４３₄ が行うリアルタイム処理を説明するための図で
ある。図４（Ａ）は水平同期信号ＨＳｙｎｃの波形図、
図４（Ｂ）はピクセルクロック信号ＰＣの波形図、図４
（Ｃ）はＰＥ処理イネーブル信号ＥＮＢ₁ の波形図であ
る。

【００５０】図４に示す例では、リアルタイム処理の単
位は、図４（Ｂ）に示すピクセルクロック信号ＰＣを基
準とし、図４（Ａ）に示す水平同期信号Ｈｓｙｎｃはピ
クセルクロック信号ＰＣのＮ周期を１周期分とする。プ
ロセッシングエレメント１４３₁ 〜１４３₄ は、システ
ムＩ／Ｆ回路１４６から入力したデータを用いて、図４
（Ｃ）に示すように、ピクセルクロック信号ＰＣの立ち
下がりから、次の立ち上がりまでの期間、ハイレベルと
なるＰＥ処理イネーブル信号ＥＮＢ₁ を基準として処理
を行う。すなわち、プロセッシングエレメント１４３₁
〜１４３₄ は、ＰＥ処理イネーブル信号ＥＮＢ₁ がハイ
レベルの期間内に、所定の処理（例えば１ピクセル分の
処理）を完了する。但し、この場合に、ＰＥ処理イネー
ブル信号ＥＮＢ₁ がハイレベルの期間は、プロセッシン
グエレメント１４３₁ 〜１４３₄ が処理を行うために割
り当てられた期間であり、プロセッシングエレメント１
４３₁ 〜１４３₄ は当該期間内の全ての時間に実際に処
理を行っている必要はない。従って、ＰＥ処理イネーブ
ル信号ＥＮＢ₁ がハイレベルの期間であっても、プロセ
ッシングエレメント１４３₁〜１４３₄ が処理を停止し
ている場合もある。

【００５１】図５は、図１に示すＦＩＦＯ回路１４４₁
〜１４４₄ から入力したデータに基づいてプロセッシン
グエレメント１４３₁ 〜１４３₄ が行う非リアルタイム
（シーケンシャル）処理を説明するための図である。図
５（Ａ）は水平同期信号ＨＳｙｎｃの波形図、図５
（Ｂ）はピクセルクロック信号ＰＣの波形図、図５
（Ｃ）はＰＥ処理イネーブル信号ＥＮＢ₂ の波形図であ
る。

【００５２】図５（Ｃ）に示すように、プロセッシング
エレメント１４３₁ 〜１４３₄ は、ＦＩＦＯ回路１４４
₁ 〜１４４₄ から入力したデータを用いて処理を行う場
合（非リアルタイム処理を行う場合）には、例えば、ｍ
を整数とした場合に、Ｔ０×ｍの期間、連続してハイレ
ベルを保持するＰＥ処理イネーブル信号ＥＮＢ₂ に基づ
いて処理を行うことができる。すなわち、プロセッシン
グエレメント１４３₁〜１４３₄ は、Ｔ０×ｍの期間内
に連続して、ＦＩＦＯ回路１４４₁ 〜１４４₄からのデ
ータに基づいて処理を行うことができる。但し、プロセ
ッシングエレメント１４３₁ 〜１４３₄ は、ＦＩＦＯ回
路１４４₁ 〜１４４₄ からのデータに基づいて非リアル
タイム処理を行っている間は、システムＩ／Ｆ回路１４
６との間でリアルタイムにデータの入出力を行うことは
できない。但し、メモリコントローラ１４１および内部
バスコントローラ１４２の処理速度と、内部バス１４７
のデータ転送速度とを十分に高速にすれば、図４（Ｃ）
に示すように、リアルタイム処理についてのＰＥ処理イ
エネーブル信号ＥＮＢ₁ がローレベルの期間に、非リア
ルタイム処理を行わせることも可能である。

【００５３】以上説明したように、マルチプロセッサシ
ステム２００によれば、ＦＩＦＯ回路１４４₁ 〜１４４
₄ のバッファ幅と、内部バス１４７，１４８のバス幅
と、メモリＩ／Ｆ回路１４５の外部端子１４５ａにおい
て入出力するデータ幅とを共に同じ６４ビットにしたこ
とから、ＦＩＦＯ回路１４４₁ 〜１４４₄ 、内部バス１
４７，１４８およびメモリＩ／Ｆ回路１４５に対しての
入出力プロトコルを共通化できると共に、内部バスコン
トローラ１４２による内部バス１４７の制御を簡単にで
きる。

【００５４】また、マルチプロセッサシステム２００に
よれば、メモリコントローラ１４１の制御に基づいて、
１０２４ビット分をデータを単位としてバースト方式で
メインメモリ２０に対してのアクセスを行うことから、
メインメモリ２０に対してのアクセスを高速に行うこと
ができる。その結果、マルチプロセッサシステム２００
におけるメモリアクセス待ち時間を短縮でき、処理時間
を短縮できる。また、このとき、バースト方式でメイン
メモリ２０にアクセスを行うデータの単位を、ＦＩＦＯ
回路１４４₁ 〜１４４₄ のバッファ幅と、内部バス１４
７，１４８のバス幅と、メモリＩ／Ｆ回路１４５の外部
端子１４５ａの入出力データの幅との整数倍にすること
で、当該アクセスに伴うメモリコントローラ１４１およ
び内部バスコントローラ１４２の制御を簡単にできる。

【００５５】また、マルチプロセッサシステム２００に
よれば、システムＩ／Ｆ回路１４６の外部端子１４６ａ
₁ 〜１４６ａ₄ をプロセッシングエレメント１４３₁ 〜
１４３₄ に、内部バス１４７およびＦＩＦＯ回路１４４
₁ 〜１４４₄ を介さずに接続する。そのため、内部バス
１４７上には、プロセッシングエレメント１４３₁ 〜１
４３₄ とシステムＩ／Ｆ回路１４６との間で入出力され
るデータは伝送されず、図１０に示すマルチプロセッサ
システム１００に比べて内部バス１４７上を流れるデー
タのデータ量を削減できる。すなわち、内部バス１４７
上には、プロセッシングエレメント１４３₁ 〜１４３₄
の相互間で入出力されるデータと、プロセッシングエレ
メント１４３₁ 〜１４３₄ とメインメモリ２０との間で
入出力されるデータとが流れる。

【００５６】また、プロセッシングエレメント１４３₁
〜１４３₄ では、メインメモリ２０との間で入出力され
るデータは、それぞれＦＩＦＯ回路１４４₁ 〜１４４₄
を介して行われるため、プロセッシングエレメント１４
３₁ 〜１４３₄ は、ＦＩＦＯ回路１４４₁ 〜１４４₄ か
ら入力されるデータを用いて非リアルタイム（シーケン
シャル）処理を行うことができる。

【００５７】また、マルチプロセッサシステム２００で
は、プロセッシングエレメント１４３₁ 〜１４３₄ が内
部バス１４７を介さずに外部端子１４６ａ₁ 〜１４６ａ
₄ に直接接続されているため、プロセッシングエレメン
ト１４３₁ 〜１４３₄ はそれぞれ画像データ処理回路２
１₁ 〜２１₄ との間で、他のプロセッシングエレメント
の処理とは無関係に独立して処理を行うことができる。
そのため、リアルタイム処理の制御に必要な時刻（時
間）の管理を、個々のプロセッシングエレメント１４３
₁ 〜１４３₄ 毎に行うことができる。すなわち、マルチ
プロセッサシステム２００では、プロセッシングエレメ
ント１４３₁ 〜１４３₄ は、他のプロセッシングエレメ
ント１４３₁ 〜１４３₄ との間でデータの入出力を行う
場合にのみ、当該他のプロセッシングエレメント１４３
₁ 〜１４３₄ の処理を考慮すればよい。これにより、プ
ロセッシングエレメント１４３₁ 〜１３４₃ の制御を簡
単にできる。その結果、マルチプロセッサシステム２０
０によれば、内部バス１４７の制御を簡単にでき、装置
の小規模化および低価格化を図ることができる。

【００５８】第２実施形態 図６は、本実施形態のマルチプロセッサシステム３００
の構成図である。図６に示すように、マルチプロセッサ
システム３００は、例えば、メモリコントローラ１４１
（外部記憶回路制御回路）、内部バスコントローラ１４
２（データ転送ライン制御回路）、プロセッシングエレ
メント１４３₁ ，１４３₄ （第１の処理回路）、プロセ
ッシングエレメント１４３₅ （第２の処理回路）、ＦＩ
ＦＯ回路１４４₁ ，１４４₄ （第１の記憶回路）、ＦＩ
ＦＯ回路１４４₂ ，１４４₃ （第２の記憶回路）、メモ
リＩ／Ｆ回路１４５（第２のインターフェイス回路）、
システムＩ／Ｆ回路２４６（第１のインターフェイス回
路）および内部バス１４７，１４８（データ転送ライ
ン）を１チップ内に有する。

【００５９】図６において、図１と同じ符号を付した構
成要素は、前述した第１実施形態の構成要素と同じであ
る。図６に示すように、マルチプロセッサシステム３０
０は、図１に示すマルチプロセッサシステム２００にお
いて、プロセッシングエレメント１４３₂ ，１４３₃ の
代わりにプロセッシングエレメント１４３₅ を設けた構
成をしている。

【００６０】プロセッシングエレメント１４３₅ は、プ
ロセッシングエレメント１４３₁ ，１４３₄ とは異な
り、システムＩ／Ｆ回路２４６には接続されていない。
プロセッシングエレメント１４３₁ ，１４３₄ におい
て、画像データ処理装置２１₁ ，２１₄ との間でデータ
をリアルタイムに入出力しながら、当該データをリアル
タイムに処理する。一方、プロセッシングエレメント１
４３₅ では、ＦＩＦＯ回路１４４₂ ，１４４₃ との間で
データを非リアルタイム（シーケンシャル）に入出力し
ながら、当該データを非リアルタイムで処理する。

【００６１】また、マルチプロセッサシステム３００お
いても、マルチプロセッサシステム２００と同様に、メ
インメモリ２０に対してのデータアクセスと、ＦＩＦＯ
回路１４４₁ 〜１４４₄ から内部バス１４７へのデータ
の読み出しと、内部バス１４７からＦＩＦＯ回路１４４
₁ 〜１４４₄ へのデータの書き込みとは、１０２４ビッ
トを単位としてバースト方式で行われる。

【００６２】以下、マルチプロセッサシステム３００の
動作例について説明する。 〔第１動作例〕図７はマルチプロセッサシステム３００
の第１の動作例におけるデータの流れを説明するための
図、図８は図７に示す第１動作例におけるデータの流れ
のタイミングを説明するための図である。なお、以下に
示すデータの流れは、内部バスコントローラ１４２など
によって制御される。システムＩ／Ｆ回路２４６の外部
端子２４６ａ₁ を介して画像データ処理回路２１₁ から
プロセッシングエレメント１４３₁ にデータがリアルタ
イムに図８（Ａ）に示すタイミングで入力される。次
に、プロセッシングエレメント１４３₁ において、水平
同期信号Ｈｓｙｎｃおよびピクセルクロック信号ＰＣに
基づいて、入力したデータに基づいて所定の処理が行わ
れ、当該処理によって得られたデータが図８（Ｂ）に示
すタイミングでＦＩＦＯ回路１４４₁ に書き込まれる。
次に、１０２４ビットのデータを単位としてバースト方
式で、図８（Ｅ）に示すタイミング１９０で、ＦＩＦＯ
回路１４４₁ から内部バス１４７にデータが読み出さ
れ、当該読み出されたデータがＦＩＦＯ回路１４４₂ に
書き込まれる。

【００６３】次に、ＦＩＦＯ回路１４４₂ から読み出さ
れたデータがプロセッシングエレメント１４３₅ に出力
される。次に、プロセッシングエレメント１４３₅ にお
いて、入力したデータに基づいて所定の処理が行われ、
当該処理によって得られたデータが、図８（Ｃ）に示す
タイミングでＦＩＦＯ回路１４４₃ に書き込まれる。次
に、１０２４ビットのデータを単位としてバースト方式
で、ＦＩＦＯ回路１４４₃ から内部バス１４７にデータ
が読み出され、当該読み出されたデータがＦＩＦＯ回路
１４４₄ に書き込まれる。次に、ＦＩＦＯ回路１４４₄
から読み出されたデータが、プロセッシングエレメント
１４３₄ に出力される。次に、プロセッシングエレメン
ト１４３₄ において、水平同期信号Ｈｓｙｎｃおよびピ
クセルクロック信号ＰＣに基づいて、入力したデータに
基づいて所定の処理が行われ、当該処理によって得られ
たデータが、図８（Ｅ）に示すタイミング１９１で、シ
ステムＩ／Ｆ回路２４６の外部端子２４６ａ₂ を介して
画像データ処理回路２１₄ に出力される。

【００６４】〔第２動作例〕図９はマルチプロセッサシ
ステム３００の第２動作例におけるデータの流れを説明
するための図である。なお、以下に示すデータの流れ
は、メモリコントローラ１４１および内部バスコントロ
ーラ１４２によって制御される。システムＩ／Ｆ回路２
４６の外部端子２４６ａ₁ を介して画像データ処理回路
２１₁ からプロセッシングエレメント１４３₁ にデータ
がリアルタイムに入力される。次に、プロセッシングエ
レメント１４３₁ において、水平同期信号Ｈｓｙｎｃお
よびピクセルクロック信号ＰＣに基づいて、入力したデ
ータに基づいて所定の処理が行われ、当該処理によって
得られたデータがＦＩＦＯ回路１４４₁ に書き込まれ
る。次に、１０２４ビットのデータを単位としてバース
ト方式で、ＦＩＦＯ回路１４４₁ から内部バス１４７に
データが読み出され、当該読み出されたデータが、メモ
リコントローラ１４１の制御に基づいて、内部バス１４
８および外部端子１４５ａを介してメインメモリ２０に
書き込まれる。

【００６５】次に、メモリコントローラ１４１の制御に
基づいて、１０２４ビットのデータを単位としてバース
ト方式で、外部端子１４５ａおよび内部バス１４８を介
してメインメモリ２０から内部バス１４７にデータが読
み出され、当該読み出されたデータが、ＦＩＦＯ回路１
４４₂ に書き込まれる。次に、ＦＩＦＯ回路１４４₂ か
ら読み出されたデータが、プロセッシングエレメント１
４３₅ に出力される。次に、プロセッシングエレメント
１４３₅ において、入力したデータに基づいて所定の処
理が行われ、当該処理によって得られたデータがＦＩＦ
Ｏ回路１４４₃ に書き込まれる。

【００６６】次に、１０２４ビットのデータを単位とし
てバースト方式で、ＦＩＦＯ回路１４４₃ から内部バス
１４７にデータが読み出され、当該読み出されたデータ
が、メモリコントローラ１４１の制御に基づいて、内部
バス１４８および外部端子１４５ａを介してメインメモ
リ２０に書き込まれる。次に、メモリコントローラ１４
１の制御に基づいて、１０２４ビットのデータを単位と
してバースト方式で、外部端子１４５ａおよび内部バス
１４８を介してメインメモリ２０から内部バス１４７に
データが読み出され、当該読み出されたデータが、ＦＩ
ＦＯ回路１４４₄ に書き込まれる。

【００６７】次に、ＦＩＦＯ回路１４４₄ から読み出さ
れたデータが、プロセッシングエレメント１４３₄ に出
力される。次に、プロセッシングエレメント１４３₄ に
おいて、水平同期信号Ｈｓｙｎｃおよびピクセルクロッ
ク信号ＰＣに基づいて、入力したデータに基づいて所定
の処理が行われ、当該処理によって得られたデータがシ
ステムＩ／Ｆ回路２４６の外部端子２４６ａ₂ を介して
画像データ処理回路２１₄ に出力される。

【００６８】以上説明したように、マルチプロセッサシ
ステム３００によれば、システムＩ／Ｆ回路１４６との
間でリアルタイムにデータの入出力を行わないプロセッ
シングエレメント１４３₅ を設けることで、プロセッシ
ングエレメント１４３₅ における処理を非リアルタイム
で行うことができる。さらに、マルチプロセッサシステ
ム３００によれば、マルチプロセッサシステム２００と
同じ効果を得ることができる。

【００６９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、内部バス１４７，
１４８のバス幅、メモリＩ／Ｆ回路１４５のデータ入出
力のデータ幅、並びにＦＩＦＯ回路１４４₁ 〜１４４₄
のバッファ幅が共に６４ビットである場合を例示した
が、これらのビット数は、内部バス１４７，１４８のバ
ス幅とＦＩＦＯ回路１４４₁ 〜１４４₄ のバッファ幅と
が同じであれば特に限定されない。また、上述した実施
形態では、１０２４ビットを単位としてバースト方式で
内部バス１４７などを介してデータ転送する場合を例示
したが、当該ビット数も特に限定されない。但し、当該
ビット数は、内部バス１４７，１４８のバス幅とＦＩＦ
Ｏ回路１４４₁ 〜１４４₄ のバッファ幅の整数倍でああ
ることが好ましい。

【００７０】例えば、図１０に示すように、図１に示す
マルチプロセッサシステム２００の構成に対して、内部
バス１４７に接続されたプロセッシングエレメント１４
３₆をさらに加えてもよい。この場合に、プロセッシン
グエレメント１４３₅ は、プロセッシングエレメント１
４３₁ 〜１４３₄ を用いて行われるリアルタイム処理に
関係する処理を行ってもよいし、マルチプロセッサシス
テム２００のチップ全体の制御を専用に行ってもよい。
また、上述した実施形態では、マルチプロセッサシステ
ム２００，３００内に、４個のプロセッシングエレメン
ト１４３₁ 〜１４３₄ を内蔵した場合を例示したが、本
発明では、チップ内に内蔵されるプロセッシングエレメ
ントの数は任意である。本発明は、特に、チップ内に内
蔵されるプロセッシングエレメントの数が多くなるにつ
れて、従来のプロサッサに比べて大きな効果を有する。

【００７１】また、上述した実施形態では、システムＩ
／Ｆ回路１４６，２４６に接続されるリアルタイム処理
を行う回路として画像データ処理回路を例示し、メモリ
Ｉ／Ｆ回路１４５に接続される非リアルタイムで処理が
行われる回路としてメインメモリ２０を例示したが、こ
れらの回路は、それぞれリアルタム処理を行う回路およ
び非リアルタイムで処理が行われる回路であれば特に限
定されない。また、上述した実施形態では、マルチプロ
セッサシステム２００，３００を、画像処理の分野に適
用した場合を例示したが、本発明は、ＦＡ(Factory Aut
omation)、ＮＣ(Numerical Control) 、放送および通信
などの分野に適用してもよい。

【００７２】

【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、内部のデータ転送ラインの制御を簡単
にでき、小規模化および低価格化を図れる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態のマルチプロセ
ッサシステムの構成図である。

【図２】図２は、図１に示すマルチプロセッサシステム
のリアルタイム処理系およびシーケンシャル処理系を説
明するための図である。

【図３】図３は、図１に示すＦＩＦＯ回路およびメイン
メモリの記憶領域を説明するための図である。

【図４】図４は、図１に示すシステムＩ／Ｆ回路から入
力したデータに基づいてプロセッシングエレメントが行
うリアルタイム処理を説明するための図である。

【図５】図５は、図１に示すＦＩＦＯ回路から入力した
データに基づいてプロセッシングエレメントが行う非リ
アルタイム（シーケンシャル）処理を説明するための図
である。

【図６】図６は、本発明の第２実施形態のマルチプロセ
ッサシステムの構成図である。

【図７】図７は、図６に示すマルチプロセッサシステム
の第１の動作例におけるデータの流れを説明するための
図である。

【図８】図８は、図７に示す第１動作例におけるデータ
の流れのタイミングを説明するための図である。

【図９】図９は、図６に示すマルチプロセッサシステム
の第２動作例におけるデータの流れを説明するための図
である。

【図１０】図１０は、図１に示すマルチプロセッサシス
テムの変形例の構成図である。

【図１１】図１１は、従来のマルチプロセッサシステム
の構成図である。

【符号の説明】

２０…メインメモリ、２１₁ 〜２１₄ …画像データ処理
回路、１４１…メモリコントローラ、１４２…内部バス
コントローラ、１４３₁ 〜１４３₅ …プロセッシングエ
レメント、１４４₁ 〜１４４₄ …ＦＩＦＯ回路、１４５
…メモリＩ／Ｆ回路、１４５ａ…外部端子、１４６，２
４６…システムＩ／Ｆ回路、１４６ａ₁〜１４６ａ₄ ，
２４６ａ₁ ，２４６ａ₂ …外部端子、１４７，１４８…
内部バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/173 Ｇ０６Ｆ 15/173 Ａ Ｘ Ｆターム(参考） 5B045 AA01 BB12 BB27 BB28 BB29 BB47 KK08 5B057 AA11 CA16 CB16 CH02 CH12 CH14 CH16 DA17 5B061 BA01 BB08 BC01 GG01 GG11 RR03 5B077 AA15 AA23 DD01 MM02

Claims (19)

【特許請求の範囲】
1. 【請求項１】リアルタイムにデータの入出力を行う第１
   のインターフェイス回路と、 データ転送ラインと、 前記データ転送ラインとの間で非リアルタイムにデータ
   の入出力を行う第２のインターフェイス回路と、 前記データ転送ラインに接続され、入力したデータを入
   力順に出力し、前記第２のインターフェイス回路が入出
   力するデータのデータ幅と同じデータ幅で、前記データ
   転送ラインへのデータの読み出しと、前記データ転送ラ
   インからのデータの書き込みとを行う記憶回路と、 前記第１のインターフェイス回路との間でデータの入出
   力を行い、前記第２のインターフェイス回路との間で前
   記データ転送ラインおよび前記記憶回路を介してデータ
   の入出力を行い、入力したデータに基づいて所定の処理
   を行い、当該処理の結果を出力する処理回路と、 前記データ転送ラインを介したデータ伝送を制御するデ
   ータ転送ライン制御回路とを有するデータ処理装置。
2. 【請求項２】前記データ転送ラインは、 前記第２のインターフェイス回路が入出力するデータ幅
   と同じライン幅を有する請求項１に記載のデータ処理装
   置。
3. 【請求項３】前記第２のインターフェイス回路に外部記
   憶回路が接続される場合に、 前記外部記憶回路に対してのデータの書き込みおよび読
   み出しを制御する外部記憶回路制御回路をさらに有する
   請求項１に記載のデータ処理装置。
4. 【請求項４】前記外部記憶回路制御回路は、 前記外部記憶回路へのアクセスをバースト転送で行うよ
   うに、前記外部記憶回路に対してのデータの書き込みお
   よび読み出しを制御する請求項３に記載のデータ処理装
   置。
5. 【請求項５】前記バースト転送を行うデータのデータ量
   の単位は、前記第２のインターフェイス回路が入出力す
   るデータのデータ幅の整数倍である請求項４に記載のデ
   ータ処理装置。
6. 【請求項６】前記記憶回路の記憶容量は、前記バースト
   転送を行うデータのデータ量の単位の整数倍である請求
   項５に記載のデータ処理装置。
7. 【請求項７】前記外部記憶回路制御回路は、前記データ
   転送ライン制御回路によって制御される請求項３に記載
   のデータ処理装置。
8. 【請求項８】複数の前記処理回路と、 前記複数の前記処理回路にそれぞれ対応した複数の前記
   記憶回路とを有する請求項１に記載のデータ処理装置。
9. 【請求項９】前記データ転送ラインは、バスである請求
   項１に記載のデータ処理装置。
10. 【請求項１０】ピクセルクロック信号に基づいてリアル
    タイムに画像処理を行う画像データ処理回路に接続さ
    れ、前記画像データ処理回路との間でリアルタイムにデ
    ータの入出力を行う第１のインターフェイス回路と、 データ転送ラインと、 前記データ転送ラインと間で非リアルタイムにデータの
    入出力を行う外部記憶回路に接続される第２のインター
    フェイス回路と、 前記データ転送ラインに接続され、入力したデータを入
    力順に出力し、前記第２のインターフェイス回路が入出
    力するデータのデータ幅と同じデータ幅で、前記データ
    転送ラインへのデータの読み出しと、前記データ転送ラ
    インからのデータの書き込みとを行う記憶回路と、 前記第１のインターフェイス回路との間でデータの入出
    力を行い、前記第２のインターフェイス回路との間で前
    記データ転送ラインおよび前記記憶回路を介してデータ
    の入出力を行い、前記ピクセルクロック信号に基づい
    て、入力したデータを用いて所定の処理を行い、当該処
    理の結果を出力する処理回路と、 前記データ転送ラインを介したデータ伝送を制御するデ
    ータ転送ライン制御回路とを有するデータ処理装置。
11. 【請求項１１】複数の前記処理回路と、 前記複数の前記処理回路にそれぞれ対応した複数の前記
    記憶回路とを有する請求項１０に記載のデータ処理装
    置。
12. 【請求項１２】リアルタイムにデータの入出力を行う第
    １のインターフェイス回路と、 データ転送ラインと、 前記データ転送ラインとの間で非リアルタイムにデータ
    の入出力を行う第２のインターフェイス回路と、 前記データ転送ラインに接続され、入力したデータを入
    力順に出力し、前記第２のインターフェイス回路が入出
    力するデータのデータ幅と同じデータ幅で、前記データ
    転送ラインへのデータの読み出し、前記データ転送ライ
    ンからのデータの書き込みを行う第１の記憶回路および
    第２の記憶回路と、 前記第１のインターフェイス回路との間でデータの入出
    力を行い、前記第２のインターフェイス回路との間で前
    記データ転送ラインおよび前記第１の記憶回路を介して
    データの入出力を行い、入力したデータに基づいて所定
    の処理を行い、当該処理の結果を出力する第１の処理回
    路と、 前記第２のインターフェイス回路との間で前記データ転
    送ラインおよび前記第２の記憶回路を介してデータの入
    出力を行い、入力したデータに基づいて所定の処理を行
    い、当該処理の結果を出力する第２の処理回路と、 前記データ転送ラインを介したデータ伝送を制御するデ
    ータ転送ライン制御回路とを有するデータ処理装置。
13. 【請求項１３】前記データ転送ラインは、 前記第２のインターフェイス回路が入出力するデータ幅
    と同じライン幅を有する請求項１２に記載のデータ処理
    装置。
14. 【請求項１４】前記第２のインターフェイス回路に外部
    記憶回路が接続される場合に、 前記外部記憶回路に対してのデータの書き込みおよび読
    み出しを制御する外部記憶回路制御回路をさらに有する
    請求項１２に記載のデータ処理装置。
15. 【請求項１５】前記外部記憶回路制御回路は、 前記外部記憶回路へのアクセスをバースト転送で行うよ
    うに、前記外部記憶回路に対してのデータの書き込みお
    よび読み出しを制御する請求項１４に記載のデータ処理
    装置。
16. 【請求項１６】前記バースト転送を行うデータのデータ
    量の単位は、前記第２のインターフェイス回路が入出力
    するデータのデータ幅の整数倍である請求項１５に記載
    のデータ処理装置。
17. 【請求項１７】前記記憶回路の記憶容量は、前記バース
    ト転送を行うデータのデータ量の単位の整数倍である請
    求項１６に記載のデータ処理装置。
18. 【請求項１８】ピクセルクロック信号に基づいてリアル
    タイムに画像処理を行う画像データ処理回路に接続さ
    れ、前記画像データ処理回路との間でリアルタイムにデ
    ータの入出力を行う第１のインターフェイス回路と、 データ転送ラインと、 前記データ転送ラインとの間で非リアルタイムにデータ
    の入出力を行う外部記憶回路に接続される第２のインタ
    ーフェイス回路と、 前記データ転送ラインに接続され、入力したデータを入
    力順に出力し、前記第２のインターフェイス回路が入出
    力するデータのデータ幅と同じデータ幅で、前記データ
    転送ラインへのデータの読み出しと、前記データ転送ラ
    インからのデータの書き込みとを行う第１の記憶回路お
    よび第２の記憶回路と、 前記第１のインターフェイス回路との間でデータの入出
    力を行い、前記第２のインターフェイス回路との間で前
    記データ転送ラインおよび前記第１の記憶回路を介して
    データの入出力を行い、前記ピクセルクロック信号に基
    づいて、入力したデータを用いて所定の処理を行い、当
    該処理の結果を出力する第１の処理回路と、 前記第２のインターフェイス回路との間で前記データ転
    送ラインおよび前記第２の記憶回路を介してデータの入
    出力を行い、前記ピクセルクロック信号に基づいて、入
    力したデータを用いて所定の処理を行い、当該処理の結
    果を出力する第２の処理回路と、 前記データ転送ラインを介したデータ伝送を制御するデ
    ータ転送ライン制御回路とを有するデータ処理装置。
19. 【請求項１９】リアルタイムにデータの入出力を行う第
    １のインターフェイス回路と、 データ転送ラインと、 前記データ転送ラインとの間で非リアルタイムにデータ
    の入出力を行う第２のインターフェイス回路と、 前記データ転送ラインとの間でデータの入出力を行い、
    入力したデータを入力順に出力し、前記第２のインター
    フェイス回路が入出力するデータのデータ幅と同じデー
    タ幅で、前記データ転送ラインへのデータの読み出し
    と、前記データ転送ラインからのデータの書き込みとを
    行う記憶回路と、 前記第１のインターフェイス回路との間でデータの入出
    力を行い、前記第２のインターフェイス回路との間で前
    記データ転送ラインおよび前記記憶回路を介してデータ
    の入出力を行い、入力したデータに基づいて所定の処理
    を行い、当該処理の結果を出力する第１の処理回路と、 前記データ転送ラインに接続され、所定の処理を行う第
    ２の処理回路と、 前記データ転送ラインを介したデータ伝送を制御するデ
    ータ転送ライン制御回路とを有するデータ処理装置。