JP2021536051A - 二値化アルゴリズムに基づくアクセラレーション制御システム、チップ及びロボット - Google Patents
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Abstract
Description
マスター制御モジュール、二値化モジュール、及び二値化FIFOモジュールをさらに含み、
二値化モジュールは、前記画像メモリ内のバースト伝送する画素データを受信及び二値化処理してから、処理して得られた二値化データを二値化FIFOモジュールに伝送し、前記画像メモリに記憶された画像のすべての画素データの処理が完了すると、CPUに割り込み命令を送信する旨を前記アクセラレーション制御システムに通知するように構成され、
マスター制御モジュールは、マスターステートマシン、バースト読み込みステートマシン、バースト書き込みステートマシン、及びインターフェース制御ステートマシンを含み、マスターステートマシンがバースト読み込みモード状態である場合、インターフェース制御ステートマシンによってAHBバスを制御して前記画像メモリ内の処理対象の画素データを読み出させ、AHBバス内の現在の画素データを制御して二値化モジュールにバースト伝送し処理させるとともに、二値化モジュールにおける、直前にバースト伝送された画素データに基づいて処理して得られた二値化データを読み出すように、二値化FIFOモジュールをバースト読み込みステートマシンによって制御することによって、前記アクセラレーション制御システムがマスターステートマシンの制御下で、組立ラインの作動方式で二値化処理速度を加速させるように構成され、
マスター制御モジュールは、さらに、マスターステートマシンがバースト書き込みモード状態である場合、バースト書き込みステートマシンによって二値化FIFOモジュールに保存された二値化データをAHBバス内に書き込むとともに、インターフェース制御ステートマシンによってAHBバス内の二値化データを制御して前記画像メモリに書き戻させるように構成されるアクセラレーション制御システムを提供する。
前記マスターステートマシンは、バースト読み込みモードウェイト状態で、AHBバスが前記二値化FIFOモジュールにバースト書き込みできるまでウェイトし、当該状態が1クロックサイクルだけ持続されると、バースト読み込みモードウェイト状態からバースト書き込みモード状態に移行するように構成され、
前記マスターステートマシンは、バースト書き込みモード状態で、前記バースト書き込みステートマシンを初期状態からバースト書き込み作動状態に入るようにアクティブ化し、1つのバースト伝送長さ分の前記二値化データを制御して前記二値化FIFOモジュールからAHBバスにバースト書き出しさせるとともに、インターフェース制御ステートマシンによってAHBバス内の1つのバースト伝送長さ分の前記二値化データを制御して前記画像メモリに書き戻させ、1つのバースト伝送長さ分の前記二値化データが前記画像メモリ内に完全に書き込まれるまで、前記バースト書き込みステートマシンによって前記二値化FIFOモジュール内の次のバースト伝送長さ分の前記二値化データを制御してAHBバスにバースト伝送させ、1つのバースト伝送長さ分の前記二値化データが前記画像メモリ内に完全に書き込まれると、バースト書き込みモード状態からバースト書き込みモードウェイト状態に入るように構成され、
前記マスターステートマシンは、バースト書き込みモードウェイト状態で、前記二値化FIFOモジュール内の前記二値化データの数に基づいて前記画像メモリのすべての前記画素データの二値化処理が完了したか否かを判断し、そうであれば、バースト書き込みモードウェイト状態から終了状態に入り、そうでなければ、バースト読み込みモード状態に入るように構成され、
前記二値化FIFOモジュールの深さが前記バースト伝送長さに等しく、前記バースト伝送長さは、毎回バースト伝送するデータの数であり、バースト読み込みモード状態とバースト書き込みモード状態とでは等しい。
前記バースト読み込みステートマシンは、バースト読み込み完了状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記二値化FIFOモジュールに伝送されている場合、バースト読み込みウェイト状態に入り、前記インターフェース準備信号が高レベルになって前記初期状態に戻るまでウェイトするように構成され、
前記バースト書き込みステートマシンは、前記バースト書き込み作動状態で、1つのバースト伝送長さ分の前記二値化データがAHBバスにバースト書き戻しするように前記二値化FIFOモジュールを制御するとともに、前記二値化データを制御してAHBバスから前記画像メモリ内に伝送し書き込ませ、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリに伝送されて書き込まれ始めると、バースト書き込み完了状態に入るように構成され、
前記バースト書き込みステートマシンは、バースト書き込み完了状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリにバースト書き戻しされている場合、バースト書き込みウェイト状態に入り、前記インターフェース準備信号が高レベルになって前記初期状態に戻るまでウェイトするように構成される。
前記インターフェース制御ステートマシンは、非連続伝送状態で、前記バースト読み込みステートマシンが前記バースト読み込み作動状態で1つのバースト伝送長さ分の前記二値化データを前記二値化FIFOモジュールに完全にバースト読み込みさせていないか、又は、前記バースト書き込みステートマシンが前記バースト書き込み作動状態でAHBバスを間接的に制御して1つのバースト伝送長さ分の前記二値化データを前記画像メモリに完全にバースト書き込みインさせていない場合、連続伝送状態に入るように構成され、
前記インターフェース制御ステートマシンは、非連続伝送状態で、前記バースト読み込みステートマシンが前記バースト読み込み作動状態で1つのバースト伝送長さ分の前記二値化データを前記二値化FIFOモジュールに完全にバースト読み込みさせるか、又は、前記バースト書き込みステートマシンが前記バースト書き込み作動状態でAHBバスを間接的に制御して1つのバースト伝送長さ分の前記二値化データを前記画像メモリ内に完全にバースト書き込みさせる場合、前記初期状態に入るように構成され、
前記インターフェース制御ステートマシンは、前記連続伝送状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記二値化FIFOモジュールにバースト読み込みされているか、又は、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリ内にバースト書き込みされている場合、前記初期状態に入るように構成される。
読み込みレジスタは、前記画像メモリからバースト伝送された前記画素データ、対応するバースト伝送長さ情報、及び前記インターフェース制御ステートマシンから送信されたAHBプロトコルのバースト読み込み命令情報を記憶するように構成され、
書き込みレジスタは、前記二値化モジュールからバースト伝送された前記二値化データ、対応するバースト伝送長さ情報、及び前記インターフェース制御ステートマシンから送信されたAHBプロトコルのバースト書き込み命令情報を記憶するように構成され、
前記読み込み・書き込みレジスタ群は、前記インターフェース制御ステートマシンから送信されたAHBプロトコルに基づくバースト命令情報に従って読み込み・書き込み操作を行い、バースト読み込み操作を行う場合、AHBバスにより解析されたバースト読み込み命令情報に従って、前記読み込みレジスタによる前記画素データの読み込み又は読み出しを選択し、バースト書き込み操作を行う場合、AHBバスにより解析されたバースト書き込み命令情報に従って、前記書き込みレジスタによる前記二値化データの書き込み又は書き出しを選択する。
Claims (8)
- AHBバスを介して外部の画像メモリを読み込み・書き込みする、二値化アルゴリズムに基づくアクセラレーション制御システムであって、
マスター制御モジュール、二値化モジュール、及び二値化FIFOモジュールをさらに含み、
二値化モジュールは、前記画像メモリ内のバースト伝送する画素データを受信及び二値化処理してから、処理して得られた二値化データを二値化FIFOモジュールに伝送し、前記画像メモリに記憶された画像のすべての画素データの処理が完了すると、CPUに割り込み命令を送信する旨を前記アクセラレーション制御システムに通知するように構成され、
マスター制御モジュールは、マスターステートマシン、バースト読み込みステートマシン、バースト書き込みステートマシン、及びインターフェース制御ステートマシンを含み、マスターステートマシンがバースト読み込みモード状態である場合、インターフェース制御ステートマシンによってAHBバスを制御して前記画像メモリ内の処理対象の画素データを読み出させ、AHBバス内の現在の画素データを制御して二値化モジュールにバースト伝送し処理させるとともに、二値化モジュールにおける、直前にバースト伝送された画素データに基づいて処理して得られた二値化データを読み出すように、二値化FIFOモジュールをバースト読み込みステートマシンによって制御することによって、前記アクセラレーション制御システムがマスターステートマシンの制御下で、組立ラインの作動方式で二値化処理速度を加速させるように構成され、
マスター制御モジュールは、さらに、マスターステートマシンがバースト書き込みモード状態である場合、バースト書き込みステートマシンによって二値化FIFOモジュールに保存された二値化データをAHBバス内に書き込むとともに、インターフェース制御ステートマシンによってAHBバス内の二値化データを制御して前記画像メモリに書き戻させるように構成される、ことを特徴とする二値化アルゴリズムに基づくアクセラレーション制御システム。 - 前記マスターステートマシンは、バースト読み込みモード状態で、前記バースト読み込みステートマシンを初期状態からバースト読み込み作動状態に入るようにアクティブ化し、AHBバスを介して前記画像メモリ内の1つのバースト伝送長さ分の前記画素データをバースト読み込みし、AHBバス内の前記画素データを制御して前記二値化モジュールにバースト伝送させるとともに、前記二値化モジュールにおいて処理して得られた前記二値化データをバースト読み込みするように前記二値化FIFOモジュールを前記バースト読み込みステートマシンによって制御し、1つのバースト伝送長さ分の前記二値化データが前記二値化FIFOモジュールに完全に保存されるまで、前記インターフェース制御ステートマシンによって、AHBバス内でバースト読み込みされた次のバースト伝送長さ分の前記画素データを制御して前記二値化モジュールにバースト伝送し処理させ、1つのバースト伝送長さ分の前記二値化データが前記二値化FIFOモジュールに完全に保存されると、バースト読み込みモードウェイト状態に入るように構成され、
前記マスターステートマシンは、バースト読み込みモードウェイト状態で、AHBバスが前記二値化FIFOモジュールにバースト書き込みできるまでウェイトし、当該状態が1クロックサイクルだけ持続されると、バースト読み込みモードウェイト状態からバースト書き込みモード状態に切り替わるように構成され、
前記マスターステートマシンは、バースト書き込みモード状態で、前記バースト書き込みステートマシンを初期状態からバースト書き込み作動状態に入るようにアクティブ化し、1つのバースト伝送長さ分の前記二値化データを制御して前記二値化FIFOモジュールからAHBバスにバースト書き出しさせるとともに、インターフェース制御ステートマシンによってAHBバス内の1つのバースト伝送長さ分の前記二値化データを制御して前記画像メモリに書き戻させ、1つのバースト伝送長さ分の前記二値化データが前記画像メモリ内に完全に書き込むまで、前記バースト書き込みステートマシンによって前記二値化FIFOモジュール内の次のバースト伝送長さ分の前記二値化データを制御してAHBバスにバースト伝送させ、1つのバースト伝送長さ分の前記二値化データが前記画像メモリ内に完全に書き込まれると、バースト書き込みモード状態からバースト書き込みモードウェイト状態に入るように構成され、
前記マスターステートマシンは、バースト書き込みモードウェイト状態で、前記二値化FIFOモジュール内の前記二値化データの数に基づいて前記画像メモリのすべての前記画素データの二値化処理が完了したか否かを判断し、そうであれば、バースト書き込みモードウェイト状態から終了状態に入り、そうでなければ、バースト読み込みモード状態に入るように構成され、
前記二値化FIFOモジュールの深さが前記バースト伝送長さに等しく、前記バースト伝送長さは、毎回バースト伝送するデータの数であり、バースト読み込みモード状態とバースト書き込みモード状態とでは等しい、ことを特徴とする請求項1に記載のアクセラレーション制御システム。 - 前記バースト読み込みステートマシンは、前記バースト読み込み作動状態で、前記画像メモリ内の1つのバースト伝送長さ分の前記画素データを前記二値化モジュールに完全にバースト読み込みさせるとともに、前記二値化モジュールにおいてバースト伝送された前記画素データを二値化処理し、それに応じて、処理して得られた前記二値化データを前記二値化FIFOモジュールに伝送し、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記二値化FIFOモジュールに伝送され始めると、バースト読み込み完了状態に入るように構成され、
前記バースト読み込みステートマシンは、バースト読み込み完了状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記二値化FIFOモジュールに伝送されている場合、バースト読み込みウェイト状態に入り、前記インターフェース準備信号が高レベルになって前記初期状態に戻るまでウェイトするように構成され、
前記バースト書き込みステートマシンは、前記バースト書き込み作動状態で、1つのバースト伝送長さ分の前記二値化データがAHBバスにバースト書き戻しするように前記二値化FIFOモジュールを制御するとともに、前記二値化データを制御してAHBバスから前記画像メモリ内に伝送し書き込ませ、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリに伝送されて書き込まれ始めると、バースト書き込み完了状態に入るように構成され、
前記バースト書き込みステートマシンは、バースト書き込み完了状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリにバースト書き戻しされている場合、バースト書き込みウェイト状態に入り、前記インターフェース準備信号が高レベルになって前記初期状態に戻るまでウェイトするように構成される、ことを特徴とする請求項2に記載のアクセラレーション制御システム。 - 前記インターフェース制御ステートマシンは、初期状態で伝送をウェイトし、前記バースト読み込みステートマシンが前記バースト読み込み作動状態に入るか、又は前記バースト書き込みステートマシンが前記バースト書き込み作動状態に入り、且つ前記画像メモリが前記インターフェース準備信号によってバースト読み込み/書き込み準備をするように指示する場合、非連続伝送状態に入るように構成され、
前記インターフェース制御ステートマシンは、非連続伝送状態で、前記バースト読み込みステートマシンが前記バースト読み込み作動状態で1つのバースト伝送長さ分の前記二値化データを前記二値化FIFOモジュールに完全にバースト読み込みさせていないか、又は、前記バースト書き込みステートマシンが前記バースト書き込み作動状態でAHBバスを間接的に制御して、1つのバースト伝送長さ分の前記二値化データを前記画像メモリ内に完全にバースト書き込みさせていない場合、連続伝送状態に入るように構成され、
前記インターフェース制御ステートマシンは、非連続伝送状態で、前記バースト読み込みステートマシンが前記バースト読み込み作動状態で1つのバースト伝送長さ分の前記二値化データを前記二値化FIFOモジュールに完全にバースト読み込みさせるか、又は、前記バースト書き込みステートマシンが前記バースト書き込み作動状態でAHBバスを間接的に制御して1つのバースト伝送長さ分の前記二値化データを前記画像メモリ内に完全にバースト書き込みさせる場合、前記初期状態に入るように構成され、
前記インターフェース制御ステートマシンは、前記連続伝送状態で、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記二値化FIFOモジュールにバースト読み込みされているか、又は、1つのバースト伝送長さ分の前記二値化データのうちの最後のデータが前記画像メモリ内にバースト書き込みされている場合、前記初期状態に入るように構成される、ことを特徴とする請求項1〜請求項3のいずれか1項に記載のアクセラレーション制御システム。 - AHBバスがバースト伝送するための読み込み・書き込みレジスタ群が配置されており、
読み込みレジスタは、前記画像メモリからバースト伝送された前記画素データ、対応するバースト伝送長さ情報、及び前記インターフェース制御ステートマシンから送信されたAHBプロトコルのバースト読み込み命令情報を記憶するように構成され、
書き込みレジスタは、前記二値化モジュールからバースト伝送された前記二値化データ、対応するバースト伝送長さ情報、及び前記インターフェース制御ステートマシンから送信されたAHBプロトコルのバースト書き込み命令情報を記憶するように構成され、
前記読み込み・書き込みレジスタ群は、前記インターフェース制御ステートマシンから送信されたAHBプロトコルに基づくバースト命令情報に従って読み込み・書き込み操作を行い、バースト読み込み操作を行う場合、AHBバスにより解析されたバースト読み込み命令情報に従って、前記読み込みレジスタによる前記画素データの読み込み又は読み出しを選択し、バースト書き込み操作を行う場合、AHBバスにより解析されたバースト書き込み命令情報に従って、前記書き込みレジスタによる前記二値化データの書き込み又は書き出しを選択する、ことを特徴とする請求項1に記載のアクセラレーション制御システム。 - 前記画像メモリに記憶された画像のすべての画素データの二値化処理が完了すると、前記画像メモリにおける対応するアドレスユニットから前記二値化データを抽出する旨をCPUに通知してから、ソフトウェア処理を行うように構成された割り込みレジスタがさらに配置されている、ことを特徴とする請求項1に記載のアクセラレーション制御システム。
- 前記画素データの二値化処理を加速する請求項1〜請求項6のいずれか1項に記載のアクセラレーション制御システムを内部構造として含む画像処理チップである、ことを特徴とするチップ。
- 請求項7に記載の画像処理チップが内蔵されているモバイルビジョンロボットである、ことを特徴とするロボット。
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