JPH11272545A - メモリコントロール方式 - Google Patents

Abstract

(57)【要約】 【課題】メモリコントローラにおいて、外部タイミング
信号０２７に同期して、データの入出力が行われず、ポ
ートデータ出力（メモリリード）時には、外部タイミン
グ信号０２７の起動から、ポートのデータ出力までタイ
ムラグが発生する。 【解決手段】スキャンコントロール部０１４のメモリ０
１６への制御方式を、シーケンス制御，Ｉ／Ｏ制御部０
１７、および、ハード信号制御部０１３の組み合わせを
選択して構成する。シーケンス制御は、時分割、および
変動シーケンス制御により構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ル方式に関し、特に、連続、かつ、高速メモリアクセス
を行い、さらに、多数の入出力ポートをもつメモリコン
トローラを必要とする、または、メモリや、その制御方
式の変更にフレキシブルに対応可能な、メモリコントロ
ール方式に関するもので、画像処理装置等に応用するも
のである。

【０００２】

【従来の技術】従来の技術は、図２に示すように、デー
タポートインタフェース部Ｉ／Ｏポート部０２１，メモ
リのアドレス制御を行う、アドレスシーケンス部０２
２，複数Ｉ／Ｏポートの起動に従い、メモリ、および、
Ｉ／Ｏポートの制御を行う、スキャンコントロール部０
２３、および、ホストプロセットの制御によりメモリ使
用矩形域やメモリ先頭位置，各種アドレス変換等の情報
を保持する制御レジスタを持つホストＩ／Ｆ部０２４よ
り構成するもので、一般的に、スキャンコントロール部
０２３には外部メモリ０２５、Ｉ／Ｏポート部０２１に
は外部演算・処理回路０２６を接続する。

【０００３】スキャンコントロール部０２３に接続され
る外部タイミング信号０２７に従って、Ｉ／Ｏポート部
０２１からデータの入出力を行うが、必ずしも外部タイ
ミング信号０２７に同期して、データの入出力が行われ
るわけではない。

【０００４】また、ポートデータ出力（メモリリード）
時には、外部タイミング信号０２７の起動から、ポート
のデータ出力までタイムラグが発生する。さらに、ホス
トＩ／Ｆ部０２４内の制御レジスタの変更は、随時任意
に可能ではなく、外部タイミング信号０２７の動作に依
存する。

【０００５】また、メモリに対する制御信号は、あるシ
ーケンスで動作がほぼ固定されるため、一度構成する
と、その固有シーケンスに依存する。

【０００６】

【発明が解決しようとする課題】前項の、従来技術で
は、画像処理システムなどに、本メモリコントローラを
適用した場合、扱う入出力のポート数が増加してくるに
従い、外部からのコントロール信号のタイミングでデー
タのリード・ライトを制御することは、不可能となる。
また、制御レジスタに随時任意にアクセス不可であるた
め、ソフト作成上の制約が発生する。

【０００７】画像データのように、連続してデータの入
出力を行う場合には、リード・ライトを連続的に行うこ
とができない、または、入力制御信号に対してタイミン
グがずれる、といった問題が発生する。

【０００８】この問題は、例えば、画像処理における画
像データにおいては、データ抜けや、誤差となって現れ
るため、外部制御信号に従った入出力を行うための対策
が必要である。これは、メモリアクセスのパフォーマン
スを飛躍的に向上できれば解決できるが、これは容易で
はない。

【０００９】また、一度、回路などで従来のメモリコン
トローラを実現すると、外部メモリの構成や、仕様の変
更が発生したときに、ハード的に再構成を余儀なくさ
れ、新規開発が必要となる。

【００１０】

【課題を解決するための手段】そこで、上記問題を解決
するための手段として、発明したメモリコントローラの
構成について説明する。このメモリコントローラの構成
図を図１に示す。図１において、メモリコントローラ０
１１はホストＩ／Ｆ０１２，スキャンコントロール部０
１４，Ｉ／Ｏポート部０１５，DPM0114 、および、内部
ＣＰＵ０１１５の各ブロックにより構成している。スキ
ャンコントロール部０１４はハード信号制御部０１３，
Ｉ／Ｏ制御部０１７、および、シーケンサ０１８によ
り、Ｉ／Ｏポート部０１５は、１または複数の個別Ｉ／
Ｏポート０１１３により、それぞれ構成する。

【００１１】各ブロック間は内部データバス０１９、お
よび内部コントロールバス０１１０によりそれぞれ相互
に接続する。またスキャンコントロール部０１４からメ
モリ０１６、およびタイミングバス０１１２に、ホスト
Ｉ／Ｆ０１２から内部ＣＰＵバス０１１６を通して、DP
M0114 からホストバス０１１１に、また、内部ＣＰＵバ
ス０１１６を通して内部CPU0115 に、それぞれ接続して
いる。

【００１２】スキャンコントロール部０１４は、ハード
信号制御部０１３，Ｉ／Ｏ制御部０１７，シーケンサ０
１８等より構成し、シーケンサ０１８から、メモリ０１
６への各制御信号を出力し、シーケンサ０１８からＩ／
Ｏ制御部０１７間、およびＩ／Ｏ制御部０１７からハー
ド信号制御部０１３間を相互接続する。

【００１３】まず、本メモリコントローラの概略動作に
ついて説明する。

【００１４】あるＩ／Ｏポートからデータを出力する場
合、タイミングバス０１１２からの起動に無関係に、ま
ず、ホストＩ／Ｆ０１２内の制御レジスタにデータ転送
情報（メモリ使用矩形領域など）をライトし、その転送
情報に従いスキャンコントロール部０１４が画像メモリ
に対しリードを開始する。リード開始後、リードデータ
を次々とＩ／Ｏポート０１５内個別Ｉ／Ｏポート０１１
３該当ポートに転送し続ける。

【００１５】個別Ｉ／Ｏポート０１１３に、転送用のバ
ッファを設け、メモリ０１６よりリードしたデータは、
一旦、本バッファに格納する。その後、タイミングバス
0112より、個別Ｉ／Ｏポート０１１３該当ポートの起動
命令が出力されると、スキャンコントロール部０１４が
これを受け、個別Ｉ／Ｏポート０１１３該当ポートに対
して出力信号を出し、個別Ｉ／Ｏポート０１１３該当ポ
ートＩ／Ｏはバッファよりデータを出力する。

【００１６】これとともにスキャンコントロール部０１
４は、タイミングバス０１１２からの起動命令、およ
び、個別Ｉ／Ｏポート０１１３内データバッファの転送
状況に応じて、次々とメモリ０１６よりリードを行う。
以上のこれらの動作を起動命令が出ている間順次続ける
ことで、Ｉ／Ｏポート０１１５からデータを連続的に出
力する。

【００１７】またあるポートにデータを入力する場合
は、タイミングバス０１１２より、起動命令が来た時点
でスキャンコントロール部０１４が個別Ｉ／Ｏポート０
１１３該当ポートにデータ取り込み命令を出す。

【００１８】これに従い、個別Ｉ／Ｏポート０１１３内
のバッファにデータを順次書き込む。スキャンコントロ
ール部０１４は、このバッファの状況を監視し、ある容
量分のデータが蓄積された時点で、バッファからメモリ
０１６へデータを転送する。そしてこの動作を起動命令
が終了するまで順次繰り返すことで、Ｉ／Ｏポート０１
５にデータを連続的に入力する。

【００１９】次に、スキャンコントロール部０１４の詳
細動作について説明する。スキャンコントロール部０１
４では、基本となるシーケンス動作による、メモリ制御
を行う場合には、ハード信号制御部０１３、およびＩ／
Ｏ制御部０１７に依存せず、シーケンサ０１８のみが起
動し、上述した動作の一部を担うが、これに加え、レジ
スタなどの手段を用いて、動作制御を切り替えることに
より、Ｉ／Ｏ制御部０１７を有効にすると、Ｉ／Ｏ制御
部０１７がＩ／Ｏポート０１５の接続状態や優先順位な
どの条件設定にしたがって起動し、シーケンサ０１８に
対し、最適となる信号を伝える。

【００２０】さらに、レジスタなどの手段を用いて動作
制御を切り替え、ハード信号制御部０１３を有効にする
と、ハード信号制御部０１３に設定する、メモリ０１６
への各制御信号の動作規定に基づき、Ｉ／Ｏ制御部の条
件設定を吸収して、シーケンサ０１８経由で直接メモリ
０１６への制御信号を制御可能とする。

【００２１】以上のメモリコントローラにおいて、スキ
ャンコントロール部０１４とメモリ０１６の詳細図を図
３に示す。図３において、スキャンコントロール部０３
１とメモリ０３４間の信号として、メモリにＤＲＡＭを
想定し、ＲＡＳ信号０３５，ＣＡＳ信号０３６，ライト
イネーブル０３７，メモリアドレス０３８，メモリデー
タ０３９にて接続する。スキャンコントロール部０３１
は、ハードウエア信号制御部０３２，Ｉ／Ｏ制御部０３
３、およびシーケンサ０３１によりそれぞれ構成する。

【００２２】この時、図３において、スキャンコントロ
ール部０３１から、外部メモリ034に対する制御信号
群、すなわちＲＡＳ信号０３５，ＣＡＳ信号０３６，ラ
イトイネーブル０３７，メモリアドレス０３８、および
メモリデータ０３９はそれぞれ通常は、スキャンコント
ロール部０３１内部シーケンサ０３１０の単独動作によ
り、一定の信号制御を行う（後述）。

【００２３】しかし、外部メモリ０３４に対してシステ
ム的に、または仕様の変更、もしくは他のメモリ構成を
とるシステムに対して適用する場合には、次の２方式に
よる制御方法により、外部メモリに対するコントロール
を行う。１つは、図３のＩ／Ｏ制御部０３３による方法
である。メモリコントローラ内部に設置したレジスタな
どの手段を用いてＩ／Ｏ制御部０３３を有効にする。Ｉ
／Ｏ制御部０３３内部、または外部から、Ｉ／Ｏ制御部
０３３の接続状態や、優先順位などのポート動作の条件
設定を、Ｉ／Ｏポートから伝達、および上位から与える
ことにより定める。Ｉ／Ｏ制御部０３３はこれらの条件
に従い、シーケンサ０３１０に対し、最適なシーケンス
動作をとるような信号を送出する。

【００２４】シーケンサ０３１０では、その条件信号に
従って、例えば、有効Ｉ／Ｏポート数によるシーケンス
最適化（起動ポート数の最適化による、１リードライト
サイクルタイムの減少による高速化）や、優先Ｉ／Ｏポ
ートの優先シーケンス割付けによる、部分的、または、
絶対的なリアルタイム性の確保などの融通性のあるメモ
リシステムを実現可能とする。

【００２５】もう１つは、上述のＩ／Ｏ制御部０３３に
よる方法に加え、さらに、ハード信号制御部０３２によ
る方法である。上述のＩ／Ｏ制御部０３３による方法と
同様に、メモリコントローラ内部に、レジスタなどの手
段を用いてハード信号制御部０３２を有効にする。ハー
ド信号制御部０３２内部には、外部メモリ０３４へのメ
モリ制御信号群、すなわちＲＡＳ信号０３５，ＣＡＳ信
号０３６，ライトイネーブル０３７，メモリアドレス０
３８、およびメモリデータ０３９、それぞれのイネーブ
ル期間、例えば、メモリコントローラの基本クロックに
対するクロック数や、絶対的時間指定を行うレジスタな
どを設定する。

【００２６】これらの設定値により、次の２つの方式で
メモリ制御信号群が動作する。１つは、これらの設定値
をダイレクトに外部メモリ０３４のメモリ制御信号群に
伝達する方法で、この場合は、基本的に、Ｉ／Ｏ制御部
０３３、および、シーケンサ０３１０の動作は、このメ
モリ制御信号群に依存しないように構成するこれによ
り、ソフト的に上位からレジスタなどに設定するだけ
で、外部メモリ０３４に対する制御を容易に変更可能と
する。

【００２７】もう１つは、これらの設定値を、Ｉ／Ｏ制
御部０３３を通じてシーケンサ0310に伝達する方法であ
る。この方法は、後述するシーケンサにおける基本シー
ケンス制御をもとに、外部メモリ０３４へのメモリ制御
信号群を出力するが、シーケンサ０３１０による外部メ
モリ０３４の制御を、ハード信号制御部０３２の設定値
と、シーレンサ０３１０の単独動作とを融合したものの
組み合わせによって動作する。

【００２８】このような構成をとると、複数のＩ／Ｏポ
ート、または、ホストアクセスの間で、特にデータ入出
力の連続性を考慮する必要がないポートが存在する。ま
たは、いかなる条件下においてもあるポートは絶対的に
データ連続性を保持する必要がある、という場合に有効
であり、かつ、外部メモリ０３４の変更などの際に、固
定的なシーケンスを維持しつつ、ソフト的な設定の変更
のみでメモリシステムの再構築が対応可能となる。

【００２９】さて、ここでは、シーケンサ０３１０が単
独動作するときの例として、Ｉ／Ｏポートを３ポート構
成（各ポートをそれぞれＡ，ＢおよびＣポートとそれぞ
れ称する。）とした場合の各シーケンス、および各ポー
トについて説明する。まず、図５、および図６に時分割
方式によるシーケンス制御のタイムチャートを示す。図
５に示すようにメモリに対し、あるタイミングから（シ
ーケンス“０”）時分割で各ポートのリードライトに割
り当てる。ここでは、シーケンスの先頭からＩ／Ｏポー
トＡ，Ｂ，Ｃを順次アクセスする。

【００３０】この場合、原則的に、ある基本クロックに
応じて、Ｉ／Ｏポートのリードライトスピード、および
メモリに対するアクセス速度が決定するとする。一般的
にメモリにＤＲＡＭを用いる場合、画像のように大量デ
ータをまとめてアクセスする必要がある場合には、高速
化を図るためバーストアクセスを行うが、それでもＩ／
Ｏポートの４クロック分の時間がかかる。したがって、
これを３ポート続けてアクセスすると、１２クロック分
かかる。このとき、Ｉ／Ｏポート１ポートに対して１バ
ーストで１６Byte分のデータがリードライトされるた
め、あるポートは１６クロックごとにアクセスする必要
がある。

【００３１】単純にこれらのアクセスを連続的に行え
ば、図４のように、全アクセスを一巡するのに１６クロ
ック以上かかってしまう。これではＩ／Ｏポートからの
データのリードライトは次々と遅れ、一度本事象が発生
するとその後はリアルタイム性を失う。

【００３２】これを避けるため、ホストアクセスとリフ
レッシュタイミングをシーケンス上で同一時間軸に割り
当て、リフレッシュは必ず入るべきタイミングでアクセ
ス可能に規定する。これを図５、および図６にそれぞれ
示す。これにより、ホストアクセスは待機時間が入る場
合があるが、これが問題になることがなければ、全体と
しては遅延のないリアルタイム性を保持した制御が実現
可能となる。

【００３３】また、上記ホストアクセス待機時間が問題
となる場合には、各イベント発生状況に応じてシーケン
スの１サイクルの幅を伸縮する。これを図６，図７、お
よび図８にそれぞれ示す。これらの例では、基本的に
は、各イベントは独立した時間枠を確保する。したがっ
て、Ａ，Ｂ，Ｃの各ポート＋ホストアクセス＋リフレッ
シュが同一シーケンスサイクルで発生した場合、当然リ
アルタイム性を損なう。この例では、Ｉ／Ｏポートクロ
ックの１７クロック分時間がかかることになり、このま
までは、全てのＩ／Ｏポートの連続性が崩れ、画像転送
などには不都合が生じる。

【００３４】しかし、本発明では、図６，図７および図
８にそれぞれ示すように、シーケンスサイクルパターン
を３つに分ける。図６は通常サイクルであり、各Ｉ／Ｏ
ポートのアクセスとホストアクセスが入った場合で、Ｉ
／Ｏスピードに合わせ、１６クロックのシーケンスサイ
クルで次サイクルに移行する。ところが、このサイクル
にリフレッシュが追加されると、上記したように、１サ
イクルに１７クロックかかる。

【００３５】これを図７に示す。（これをリフレッシュ
サイクルと称す。）リフレッシュサイクルが入ると、全
体シーケンスがＩ／Ｏポートリードライトに対し、１ク
ロック遅れたままの状態となり、リフレッシュサイクル
のたびに１クロック遅延が発生し、Ｉ／Ｏポートリード
ライトに対して、次々と相対的に、ずれ込んでいく。こ
の場合にリフレッシュサイクルが入ると、次サイクルの
通常サイクルに置き換えて、リフレッシュ直後サイクル
を設ける。これを図８に示す。

【００３６】図８に示すように、本サイクルでは、各Ｉ
／Ｏポート、およびホストサイクルが終了すると、Ｉ／
Ｏポートリードライトサイクル１６クロックに合わせず
に１５クロックでサイクルを終了し、次サイクルに入
る。このようにすれば、リフレッシュが要求されたとき
の次サイクルでは１クロック相対的にずれ、リアルタイ
ム性はこの瞬間損なわれるが、次サイクルではＩ／Ｏポ
ートリードライトに遅延しない形に戻すことができる。

【００３７】これまで、各リードライトサイクルのシー
ケンスサイクルの制御方法について述べたが、これらは
マクロ的にデータの連続性を維持する方法である。した
がって、シーケンスの切り替え時や、シーケンス開始タ
イミングなどによって、Ｉ／Ｏポートの動きにメモリの
リードライトが追加できなくなるが、これは、切り替え
可能に構成した多面バッファを用いることで解決する。
この発明を以下に説明する。

【００３８】上記問題を解決するための手段として、図
１に示すメモリコントロールにおいて、まずホストプロ
セッサ側からホストＩ／Ｆ０１２を通じてポートデータ
の入出力を起動するが、この時ポートデータインタフェ
ースとなるＩ／Ｏポート部０１５を２面以上のバッファ
により構成する。このＩ／Ｏポートバッファ構造をポー
トデータ出力側を図１０に、ポートデータ入力側を図１
１に、それぞれ示す。

【００３９】図１０は、バッファを２面設けた場合の図
で、送信バス上にメモリのデータ転送幅に準じ、データ
バッファＡ１０１、およびデータバッファＢ１０２を接
続する。各データバッファは、図１スキャンコントロー
ル部０１４からライト信号を受け、ライト信号セレクタ
部１０６において、データバッファＡ１０１、またはデ
ータバッファＢ１０２にライト信号を発生する。

【００４０】データバッファＡ１０１にデータが転送さ
れた場合、そのデータはシフトクロック１０７によって
順次ポートデータ出力制御部１０３に送信する。この送
信中に、引き続き、該当外部タイミング信号が有効であ
る場合には、次の送信バス１０８上のデータをデータバ
ッファＢ１０２に転送するようライト信号セレクタ部１
０６を制御する。

【００４１】ポートデータ出力制御部１０３では、バッ
ファ容量に従いポートデータ出力１０９への転送をリー
ドカウンタ１０４によりカウントし、バッファ容量分の
読み出しを完了すると、セレクタ１０５を切り替えて、
引き続きデータバッファＢ１０２のデータを転送し始め
る。この時点でデータバッファＡ１０１を解放し、エン
プティ信号１０１０をポートデータ出力制御部１０３よ
り発生する。

【００４２】同様に、Ｉ／Ｏポートデータ出力について
も、図１１に示す通り、２面のバッファを持たせてポー
ト入力データを制御する。ただし入力データの場合、メ
モリのパフォーマンスや、内部データ転送の速度に応じ
て３面以上のバッファを置き、これを同様に制御する。
これらにより送信受信データの連続性が確保され、外部
タイミング信号に対するタイミングのずれが解消され
る。

【００４３】次に、図１に示すメモリコントローラの、
スキャンコントロール部０１４において、メモリのリー
ドシーケンスを起動する信号を生成する起動制御部を置
く。これを図１２に示す。従来のポートデータ出力の起
動，停止は、外部タイミング信号に対してのみ行われる
のに対し、ここでは制御レジスタよりメモリ制御情報を
起動制御部１２１に入力する。起動制御部１２１では、
ホストＩ／Ｆ部からのメモリ制御情報、すなわち、メモ
リ先頭アドレスや、メモリ読み出し領域、および、各種
アドレス変換などを変化認識部１２２に入力する。

【００４４】変化認識部１２２では、各メモリ制御情報
の何れかが変化したことを認識すると、これをリード信
号起動制御１２３に入力する。リード信号起動制御１２
３では、外部タイミング信号１２５の起動タイミングに
加え、変化認識部１２２からの信号変化によってもメモ
リリードシーケンス起動１２６信号を発生する。この信
号は、外部タイミング信号と無関係に出力する。

【００４５】これにより、外部リードタイミング信号の
発生に同期して、Ｉ／Ｏポート部データ出力ポートより
取り出せることが可能となる。

【００４６】次に、図１に示すメモリコントローラの、
ホストＩ／Ｆ部０１２における詳細を図１３に示す。ホ
ストＩ／Ｆ部１３１の制御レジスタ１３２の各出力に、
出力ラッチ（ハード出力レジスタ）１３４を置き、ま
た、制御レジスタ１３２に、出力ラッチ１３４を制御す
るためのレジスタ、変更制御レジスタ１３３を置く。変
更制御レジスタ１３３に書かれた情報は、変更制御部１
３５に送られる。ここで、変更制御部１３５にはスキャ
ンコントロール部１３７より外部タイミング信号１３８
から生成する一括変更信号１３９を入力し、変更制御部
１３５において、変更制御レジスタ１３３の有効時に一
括変更信号１３９が解除されると、出力ラッチ１３４を
解放させる。

【００４７】また、別の方法として、図１に示すメモリ
コントローラの、DPM0114 、および内部CPU0115 による
方法では、メモリコントローラ０１１の内部制御レジス
タ群に対して、上位ホストプロセッサからのリードライ
トにおいて、必ず、DPM0114を介する構成とする。

【００４８】上位ホストプロセッサ側からは、DPM0114
の片側ポートが見えるのみであり、反対側のポートは、
内部CPU0115が制御し、内部CPU0115がメモリコントロー
ラ０１１の内部の制御レジスタ群とのやり取りを行う。

【００４９】この方法では、上位ホストプロセッサ側か
らは、外部タイミング信号の有効無効に依存することな
く、常時リードライト可能な形に見え（実際にはDPM011
4 に対しリードライトを行う）、メモリ０１６リードラ
イトタイミング信号に対する制御は、すべてDPM0114を
介して、内部CPU0115が外部メモリ０１６リードライト
タイミング信号の有効無効期間を監視できる構成をと
り、監視のタイミングに合わせて、ＤＰＭの内容を制御
レジスタ群に転送する。

【００５０】これらにより、外部メモリリードライトタ
イミング信号の起動停止に関係することなく、ホストＩ
／Ｆ部内の制御レジスタ群の変更をホストプロセッサ側
より、随時可能にする。

【００５１】以上のようなそれぞれの手段を用いると、
メモリコントローラは、回路構成の変更や、再構築を行
うことなしに、外部メモリや、メモリシステムの変更に
対応可能とする。さらに、メモリコントローラはメモリ
アクセスのパフォーマンスを向上することなく、連続デ
ータ転送を保持した上で、多ポート化，外部タイミング
信号のリアルタイム対応、および、制御レジスタの随時
リードライトを実現可能とする。

【００５２】

【発明の実施の形態】以下、図面を用いて本発明の実施
内容を説明する。

【００５３】本発明のメモリコントローラの全体図を図
１４に示す。図１４は、実施例として、Ｉ／Ｏポートに
出力データポートを２系統、入力データポートを１系統
として、Ｉ／Ｏポート内のバッファを２面としてそれぞ
れ構成したものである。

【００５４】図１４のメモリコントローラ１４１は、Ｉ
／Ｏポート部１４２，アドレスシーケンス部１４３，ス
キャンコントロール部１４４、および、ホストＩ／Ｆ部
145により構成する。

【００５５】まず、ポートデータ出力時の動作を特明す
る。まず起動の前にホストＩ／Ｆ１４５の制御レジスタ
群にメモリ使用矩形域やメモリ先頭位置，各種アドレス
変換等の情報、およびＩ／Ｏ制御，ハード信号制御に対
する各情報をそれぞれライトする。その後、制御レジス
タ内の変更制御レジスタにアクセスし、変更要求を出
す。するとホストＩ／Ｆ１４５内の変更制御部より、出
力ラッチにラッチ信号を伝達し、または内部ＣＰＵがレ
ジスタの内容をＤＰＭから制御レジスタ群に転送し（こ
れは要求システムの都合により選択可能である）、この
時点で制御レジスタ群の情報を、他の各ブロックに伝達
する。

【００５６】この時、出力ラッチの変更をスキャンコン
トロール部１４４に送り、スキャンコントロール部１４
４内でこれを受けて、メモリリードシーケンスを起動す
る。すると制御レジスタ、およびＩ／Ｏ制御，ハード信
号制御に対する各情報、それぞれの内容に応じて、アド
レスシーケンス部１４３が、該当ポートのアドレスを発
生し、スキャンコントロール部１４４内で外部メモリに
対して、リードシーケンスを開始し、Ｉ／Ｏポート部１
４２内のバッファに順次送信データを書く。

【００５７】この後、ポートデータ出力の外部タイミン
グ信号を起動すると、起動から遅れることなく（起動信
号の次のポートクロック）、ポートデータ出力より、デ
ータが順次転送される。この転送がＩ／Ｏポート部１４
２の２面バッファの一方が終了すると、１ポートクロッ
クの間に出力バッファを切り替え、連続的にポートデー
タ出力を実行する。

【００５８】この時、バッファ転送終了信号を、スキャ
ンコントロール部１４４に転送し、これを認識して、再
びスキャンコントロール部１４４内で外部メモリに対し
て、リードシーケンスを開始し、Ｉ／Ｏポート部１４２
の空きバッファに次の送信データを書き込む。

【００５９】以上の動作を、外部タイミング信号の起動
中繰り返すことにより、Ｉ／Ｏポートの連続リード，外
部リードタイミング信号に対するリアルタイムデータ出
力，随時レジスタＲ／Ｗを実現することが可能となる。
また、外部タイミング信号の起動中に、ホストＩ／Ｆ１
４５の変更制御レジスタにアクセスされても、外部タイ
ミング信号が停止するまで、制御レジスタ群の情報を、
他の各ブロックに伝達することはなく、外部タイミング
信号が停止後、一斉に伝達する。

【００６０】次に、ポートデータ入力時の動作を説明す
る。まず、出力時と同様に、制御レジスタ群，Ｉ／Ｏ制
御，ハード信号制御に対する各情報，変更制御レジスタ
を順にアクセスし、この後、ポートデータ入力の外部タ
イミング信号を起動すると、１ポートクロック後より、
順次ポート入力データをＩ／Ｏポート部１４２内のバッ
ファにポートクロックに合わせシフトしていく。片側の
バッファがフル状態になると、出力時と同様に１ポート
クロックの間に入力バッファを切り替え、連続的に、ポ
ートデータ入力を実行する。

【００６１】この時、バッファ転送終了信号を、スキャ
ンコントロール部１４４に転送し、これを認識して、ス
キャンコントロール部１４４内で外部メモリに対して、
ライトシーケンスを開始し、フル状態となったバッファ
のデータを、外部メモリに転送する。

【００６２】以上の動作を、外部タイミング信号の起動
中繰り返すことにより、Ｉ／Ｏポートの連続ライト，外
部ライトタイミング信号に対するリアルタイムデータ入
力，随時レジスタＲ／Ｗを実現することが可能となる。

【００６３】これまで述べた、受信送信動作を多ポート
かつ非同期にて実施しても、Ｉ／Ｏポート部１４２のデ
ータバッファをポート数やメモリのパフォーマンスに合
わせて多バッファ構成とすることで、上記の機能を実現
できる。

【００６４】この発明メモリコントローラを実際に画像
処理システムに適用した例を以下、図１５を用いて説明
する。

【００６５】図１５は、２系統の画像入力系、および、
２系統の画像表示系を持つ画像処理システムで、２入力
はそれぞれ画像処理プロセッサ１５４に入力され、その
処理結果がメモリコントローラ１５１にそれぞれ入力す
る形となる。またメモリ152から読み出したデータを画
像処理プロセッサ１５４に返すバスをそれぞれ２本持っ
ている。表示側では、メモリ１５２の画像データをテレ
ビ等の表示機構に接続するための表示制御部１５５に対
し、それぞれ出力ポートが接続されている。

【００６６】そして全体の入出力タイミングを制御する
タイミング制御部１５３が、各ブロックに対して入力デ
ータ取り込み、メモリアクセス、および、表示系への出
力タイミングの制御を行う。このように、画像メモリコ
ントローラ１５１に対し、合計８ポートの入出力が接続
されるわけであるが、２入力の画像が同時に入り、それ
ぞれの画像処理プロセッサにおいて画像の前処理や空間
処理，縮小拡大といった３次元的なものを含む処理を行
い（このため、メモリ側から２ポートの入力が必要）、
この画像処理と平行して、取り込みデータ、もしくは、
画像処理結果、または別にメモリに保持している画像デ
ータを２つの表示系に転送する必要がある。

【００６７】さらに、一般的には、ＮＴＳＣに代表され
る、ビデオ信号に準拠したデータ転送を行う場合が多
い。例えば、ＮＴＳＣの場合は、画像の横方向１ライン
分640データを連続して転送する必要が生じる。

【００６８】以上の条件下においては、データのずれ
や、抜けなどが生じると、画像処理プロセッサ１５４に
おいては、画像上の同一位置の画素における演算などが
成立しなくなり、ＴＶ等の表示においては、目で認識で
きるようなずれ，抜けなどが生じる可能性があり、リア
ルタイム処理を犠牲にしない限り、誤差が入り込む余地
のあるシステム構成となる。

【００６９】しかし、これまでに述べた本発明メモリコ
ントローラを使用すれば、リアルタイム性を損なうこと
なく、誤差の生じない画像間演算が可能となり、また、
この画像プロセッサの動作が表示側に影響を及ぼさない
構成を組むことが可能となる。

【００７０】また、画像入力系，画像表示系の形態、例
えば、１および多系統の入出力システムを構成したい場
合や、メモリ１５２の容量やアクセス方式の変更などの
メモリシステム全体に関わる構成要素の相違がある場合
においても、新たに、メモリコントローラを再開発する
必要は一切なく、ソフト、または、ハードの設定を変更
するのみで対応することが可能となる。

【００７１】以上により、仕様変更に柔軟に対応可能
な、かつ、誤差の生じない画像処理システムを構築する
ことが可能となる。

【００７２】

【発明の効果】以上に示したように、本発明のメモリコ
ントロール方式によれば、外部メモリの構成を含む、メ
モリシステムの変更に容易に対応可能な方式を採用した
上に、Ｉ／Ｏポートの連続リードライト、外部リードラ
イトタイミング信号に対するリアルタイムデータ出力、
随時レジスタＲ／Ｗを実現することが可能となり、大量
データをリアルタイムで連続的に処理する必要がある装
置において、そのメモリに対して、多数のポートが必要
になる場合にも、メモリに対するパフォーマンスを向上
することなく、また、メモリコントローラの再開発を行
うことなく、リアルタイム性を保持しつつ、連続したデ
ータをリード・ライトできること、またソフト上の制約
をなくして随時Ｒ／Ｗをそれぞれ可能にしており、内部
周辺回路の単純化、および、回路再設計の回避がそれぞ
れ図れるとともに、画像処理においては、今日のビデオ
レートの高速化や、画像処理の複雑化，複数入出力ポー
ト、および、これらに伴う、要求対応施策の迅速化の必
要性などにもそれぞれ対応可能なシステムを構築するこ
とができる。

【図面の簡単な説明】

【図１】本発明の全体構成を示すメモリコントローラの
ブロック図。

【図２】従来例のメモリコントローラを示す図。

【図３】本発明のスキャンコントロール部・外部メモリ
を示す詳細図。

【図４】本発明のメモリシーケンス制御タイムチャート
（連続）。

【図５】本発明のメモリシーケンス制御タイムチャート
（時分割，ホストアクセス時）。

【図６】本発明のメモリシーケンス制御タイムチャート
(時分割，リフレッシュ動作時)。

【図７】本発明のメモリシーケンス制御タイムチャート
（時分割，サイクル伸縮）。

【図８】本発明のメモリシーケンス制御タイムチャート
（時分割，サイクル伸縮）。

【図９】本発明のメモリシーケンス制御タイムチャート
（時分割，サイクル伸縮）。

【図１０】本発明のＩ／Ｏポートバッファ構造（メモリ
リード・ポート出力）を示す図。

【図１１】本発明のＩ／Ｏポートバッファ構造（メモリ
ライト・ポート出力）を示す図。

【図１２】本発明の起動制御部を示す図。

【図１３】本発明の制御レジスタ一括変更部の構成を示
した図。

【図１４】本発明の全体構成を示すブロック図（３ポー
トの場合）。

【図１５】本発明の画像処理システム適用例を示した
図。

【符号の説明】

０１１…メモリコントローラ、０１２…ホストＩ／Ｆ、
０１３，０３２…ハード信号制御部、０１４，１３７，
１４４…スキャンコントロール部、０１５，０２１，１
４２…Ｉ／Ｏポート部、０１６，１５２…メモリ、０１
７，０３３…Ｉ／Ｏ制御部、０１８，０３１０…シーケ
ンサ、０１９…内部データパス、0110…内部コントロー
ルバス、０１１１…ホストバス、０１１２…タイミング
バス、０１１３…個別Ｉ／Ｏポート、０１１４…デュア
ルポートメモリ（ＤＰＭ）、０１１５…内部ＣＰＵ、０
１１６…内部ＣＰＵバス、０２２…アドレスシーケンス
部、０２３…スキャンコントロール、０２４，１３１，
１４５…ホストＩ／Ｆ部、０２５，０３４…外部メモ
リ、０２６…外部演算・処理回路、０２７，125,１３８
…外部タイミング信号、０３５…ＲＡＳ信号、０３６…
ＣＡＳ信号、037…ライトイネーブル、０３８…メモリ
アドレス、０３９…メモリデータ、１０１…データバッ
ファＡ、１０２…データバッファＢ、１０３…ポートデ
ータ出力制御部、１０４…リードカウンタ、１０５…セ
レクタ、１０６…バッファライト信号セレクタ、１０７
…シフトクロック、１０８…送信バス、１０９…ポート
データ出力、１０１０…バッファエンプティ信号、１０
１１…出力中信号、１２１…起動制御部、１２２…変化
認識部、１２３…リード信号起動制御、１２４…メモリ
制御情報、１２６…メモリリードシーケンス起動信号、
１３２…制御レジスタ、１３３…変更制御レジスタ、１
３４…出力ラッチ（ハード出力レジスタ）、１３５…変
更制御部、１３６…変更監視部、１３９…一括変更信
号、１４１…発明メモリコントローラ、１４３…アドレ
スシーケンス部、１５１…発明メモリコントローラ、１
５３…画像処理タイミング制御部、１５４…画像処理プ
ロセッサ、１５５…表示制御部。

Claims (7)

【特許請求の範囲】
1. 【請求項１】画像などの、大量データを高速に取り扱う
   大規模メモリを用いた画像処理システム等における、複
   数の入出力データポートを持つ場合のメモリコントロー
   ル方式において、 データポートインタフェース部であり、演算処理や表示
   処理，プロセッサなどに接続し、データのやりとりを行
   うＩ／Ｏポート部と、 各Ｉ／Ｏポートの起動に従い、メモリのアドレス，デー
   タ，制御信号、および、Ｉ／Ｏポートの制御を行う、ス
   キャンコントロール部と、 ホストプロセッサの制御によりメモリ使用矩形域やメモ
   リ先頭位置，各種アドレス変換等の情報を保持する制御
   レジスタを持つホストＩ／Ｆ部と、より構成することを
   特徴とするメモリコントローラに対し、 入出力データの連続性を確保し、リアルタイムにデータ
   転送，処理を可能とするために、 メモリコントロールの方式として、各Ｉ／Ｏポートの処
   理，制御を時分割等の手段を用いて行うシーケンサ部
   と、各Ｉ／Ｏポートの接続状態や優先順位の条件設定
   と、その制御を行うＩ／Ｏ制御部と、外部メモリに対
   し、その各制御信号のハード制御を、Ｉ／Ｏ制御部や、
   シーケンサ部の制御を含めて、各制御信号個別に設定可
   能な構成を持つハード信号制御部と、より構成し、 外部タイミング信号、または、ハード制御信号部の設定
   値に応じてシーケンスを動作し、各ポートのリードライ
   ト処理を行うことで、各Ｉ／Ｏポートと外部メモリ間の
   データ転送，処理をリアルタイムに制御するスキャンコ
   ントロール部と、により構成したメモリコントローラを
   有することを特徴とするメモリコントロール方式。
2. 【請求項２】前記請求項１のスキャンコントロール部に
   おいて、そのメモリコントロールの方式として、個別ポ
   ートの優先順位を指定可能、および、各イベント条件の
   発生状況に応じて、優先度を、シーケンス制御やプログ
   ラム設定などによって最適化することを特徴としたメモ
   リコントロール方式。
3. 【請求項３】前記請求項１のスキャンコントロール部に
   おいて、そのメモリコントロールの方式として、シーケ
   ンス制御を用い、そのシーケンスを時分割制御、かつ、
   シーケンスのサイクルタイムを可変とする変動シーケン
   ス制御の組み合わせで構成することを特徴としたメモリ
   コントロール方式。
4. 【請求項４】前記請求項１ないし３のいずれか１項記載
   のメモリコントロール方式において、外部メモリリード
   タイミング信号に同期して、データ転送をリアルタイム
   に実行するため、従来のスキャンコントロール部に対
   し、ホストＩ／Ｆ部内の制御レジスタより与えられるメ
   モリ使用矩形域やメモリ先頭位置，各種アドレス変換等
   の各メモリ制御情報が変更したことを認識する変更認識
   部を持ち、また、その変更認識部により、変更時の外部
   メモリリードタイミング信号の制御に無関係に、メモリ
   ライトシーケンスを起動し、請求項１のＩ／Ｏポート部
   データバッファに先行転送するという機能を持つ、スキ
   ャンコントロール部により構成したメモリコントローラ
   を有することを特徴とするメモリコントロール方式。
5. 【請求項５】前記請求項１ないし３のいずれか１項記載
   のメモリコントロール方式において、外部メモリリード
   ライトタイミング信号の起動停止に関係することなく、
   ホストＩ／Ｆ部内の制御レジスタ群の変更をホストプロ
   セッサ側より、随時可能せしめるために、ホストＩ／Ｆ
   部の制御レジスタの各出力にさらにハード出力レジスタ
   を置き、また、制御レジスタ内にこのハード出力レジス
   タを制御するレジスタ、または制御レジスタ群の変更を
   監視する変更監視部を設け、さらに、外部メモリリード
   ライトタイミング信号と、変更監視部により決定付けら
   れる、ハード出力レジスタを制御する変更制御部を置い
   た、スキャンコントロール部、および、ホストＩ／Ｆ部
   により構成したメモリコントローラを有することを特徴
   とするメモリコントロール方式。
6. 【請求項６】前記請求項５のメモリコントロール方式に
   おいて、ハード出力レジスタの代りに、デュアルポート
   メモリ（以下ＤＰＭ）を置き、外部メモリリードライト
   タイミング信号の起動停止に関係することなく、ホスト
   Ｉ／Ｆ部内の制御レジスタ群の変更を上位プロセッサ側
   からの設定変更の有無に関わらず、ＤＰＭ制御用CPU
   が、常時、外部メモリリードライトタイミング信号を監
   視し、ＤＰＭと制御レジスタ群相互間の、リードライト
   を制御することを特徴とするメモリコントロール方式。
7. 【請求項７】前記請求項１ないし３のいずれか１項記載
   のメモリコントロール方式において、 メモリのデータ転送幅、もしくは、任意の転送幅に準
   じ、各ポートに対し、１面、もしくは、２面以上のデー
   タバッファを置いたＩ／Ｏポート部と、 Ｉ／Ｏポート部のデータバッファを制御するスキャンコ
   ントロール部と、により構成したメモリコントローラを
   有することを特徴とするメモリコントロール方式。