JP3328246B2 - Ｄｍａ転送方法およびそのシステム - Google Patents
Ｄｍａ転送方法およびそのシステムInfo
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- JP3328246B2 JP3328246B2 JP28934299A JP28934299A JP3328246B2 JP 3328246 B2 JP3328246 B2 JP 3328246B2 JP 28934299 A JP28934299 A JP 28934299A JP 28934299 A JP28934299 A JP 28934299A JP 3328246 B2 JP3328246 B2 JP 3328246B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに接続され高速の周波数で動作する高速バスと遅い周
波数で動作する周辺装置を接続する低速バスとの間に接
続して設けられ高速バスおよび低速バスとの間でデータ
の転送を行なうバスブリッジと、高速バスに接続しバス
ブリッジと転送制御情報信号を授受するＤＭＡ（Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラと
を備え、ＤＭＡコントローラが、バスブリッジを転送制
御情報信号の授受により制御して高速バスおよび低速バ
スのいずれか一方に接続するマイクロプロセッサおよび
周辺装置を含む装置それぞれの間で直接的にデータ転送
を行なうＤＭＡ転送方法およびそのシステムに関し、特
に、システム構成を簡易化しかつデータ転送の効率化を
図ることができるＤＭＡ転送方法およびそのシステムに
関する。
サに接続され高速の周波数で動作する高速バスと遅い周
波数で動作する周辺装置を接続する低速バスとの間に接
続して設けられ高速バスおよび低速バスとの間でデータ
の転送を行なうバスブリッジと、高速バスに接続しバス
ブリッジと転送制御情報信号を授受するＤＭＡ（Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラと
を備え、ＤＭＡコントローラが、バスブリッジを転送制
御情報信号の授受により制御して高速バスおよび低速バ
スのいずれか一方に接続するマイクロプロセッサおよび
周辺装置を含む装置それぞれの間で直接的にデータ転送
を行なうＤＭＡ転送方法およびそのシステムに関し、特
に、システム構成を簡易化しかつデータ転送の効率化を
図ることができるＤＭＡ転送方法およびそのシステムに
関する。
【０００２】
【従来の技術】通常、高速のＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いたシステムを
構築する場合でも、従来からの低速の周辺装置を流用す
ることが多い。このような低速の周辺装置を高速の装置
と同一のバスに接続することは、バスの伝送効率上、行
なっていない。この問題を解決するために、ＣＰＵを接
続する高速バスと低速な周辺装置を接続する低速バスと
を備え、両者と接続して両者間を仲介するバスブリッジ
が設けられている。
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いたシステムを
構築する場合でも、従来からの低速の周辺装置を流用す
ることが多い。このような低速の周辺装置を高速の装置
と同一のバスに接続することは、バスの伝送効率上、行
なっていない。この問題を解決するために、ＣＰＵを接
続する高速バスと低速な周辺装置を接続する低速バスと
を備え、両者と接続して両者間を仲介するバスブリッジ
が設けられている。
【０００３】従来、この種のＤＭＡ転送方法およびその
システムでは、ＣＰＵと高速バスで接続するＤＭＡコン
トローラ（以後、ＤＭＡＣと略称する）がバスブリッジ
の動作を制御するのが一般的である。すなわち、高速バ
ス上で、ＣＰＵ、ＤＭＡＣ、および他のバスマスタそれ
ぞれの間でバス使用権の譲渡が行なわれ、ＣＰＵと同一
のバス上でＤＭＡＣの制御によるＤＭＡ転送が実行され
る。
システムでは、ＣＰＵと高速バスで接続するＤＭＡコン
トローラ（以後、ＤＭＡＣと略称する）がバスブリッジ
の動作を制御するのが一般的である。すなわち、高速バ
ス上で、ＣＰＵ、ＤＭＡＣ、および他のバスマスタそれ
ぞれの間でバス使用権の譲渡が行なわれ、ＣＰＵと同一
のバス上でＤＭＡＣの制御によるＤＭＡ転送が実行され
る。
【０００４】例えば、図８に示されるように、ＣＰＵ３
並びに高速周辺装置のＩ／Ｏ−Ｈ（高速入出力装置）４
およびＭＥＭ−Ｈ（高速メモリ）５が接続され高速な周
波数で動作する高速バス８と低速周辺装置のＩ／Ｏ−Ｓ
（低速入出力装置）６およびＭＥＭ−Ｓ（低速メモリ）
７が接続され低速な周波数で動作する低速バス９との両
者に接続してデータを入出力するバスブリッジ１１０
が、高速バス８と接続するＤＭＡＣ１２０の制御を受け
てデータの転送を行なう。
並びに高速周辺装置のＩ／Ｏ−Ｈ（高速入出力装置）４
およびＭＥＭ−Ｈ（高速メモリ）５が接続され高速な周
波数で動作する高速バス８と低速周辺装置のＩ／Ｏ−Ｓ
（低速入出力装置）６およびＭＥＭ−Ｓ（低速メモリ）
７が接続され低速な周波数で動作する低速バス９との両
者に接続してデータを入出力するバスブリッジ１１０
が、高速バス８と接続するＤＭＡＣ１２０の制御を受け
てデータの転送を行なう。
【０００５】バスブリッジ１１０は、高速バス８に接続
し高速バス８に対応したタイミング制御部１１と低速バ
ス９に接続し低速バス９に対応したタイミング制御部１
２とで構成され、転送アドレス信号などを含む転送制御
情報信号およびデータを高速バス８および低速バス９と
送受信する一方、タイミング制御部１１，１２間で転送
している。
し高速バス８に対応したタイミング制御部１１と低速バ
ス９に接続し低速バス９に対応したタイミング制御部１
２とで構成され、転送アドレス信号などを含む転送制御
情報信号およびデータを高速バス８および低速バス９と
送受信する一方、タイミング制御部１１，１２間で転送
している。
【０００６】ＤＭＡＣ１２０は、高速バス８に接続し高
速バスに対応したタイミング制御部１２１、ＣＰＵ３か
ら入力するデータを取り込む制御レジスタ１２２、ＤＭ
Ａ転送ワード数をカウントする転送カウンタ１２３、Ｄ
ＭＡ転送を制御する中央制御部１２４、およびＤＭＡ転
送のアドレス信号を制御するアドレスレジスタ１２５に
より構成される。
速バスに対応したタイミング制御部１２１、ＣＰＵ３か
ら入力するデータを取り込む制御レジスタ１２２、ＤＭ
Ａ転送ワード数をカウントする転送カウンタ１２３、Ｄ
ＭＡ転送を制御する中央制御部１２４、およびＤＭＡ転
送のアドレス信号を制御するアドレスレジスタ１２５に
より構成される。
【０００７】次に、図８に図９を併せ参照して図８に示
されるＩ／Ｏ−Ｓ６からＭＥＭ−Ｓ７へデータを転送す
る場合について説明する。
されるＩ／Ｏ−Ｓ６からＭＥＭ−Ｓ７へデータを転送す
る場合について説明する。
【０００８】ＤＭＡＣ１２０は、Ｉ／Ｏ−Ｓ６からＤＭ
Ａリクエスト信号を受けた際に動作を進める場合、ＤＭ
Ａアクノリッジ信号を返送する。次いで、ＤＭＡＣ１２
０は、高速バス８を介してバスブリッジ１１０にアクセ
スし、アドレスレジスタ１２５からのアドレス信号およ
び中央制御部１２４からの読取り／書込み（以後、Ｒ／
Ｗと略称する）制御信号を含むＤＭＡ転送制御信号をバ
スブリッジ１１０のタイミング制御部１１に送る。
Ａリクエスト信号を受けた際に動作を進める場合、ＤＭ
Ａアクノリッジ信号を返送する。次いで、ＤＭＡＣ１２
０は、高速バス８を介してバスブリッジ１１０にアクセ
スし、アドレスレジスタ１２５からのアドレス信号およ
び中央制御部１２４からの読取り／書込み（以後、Ｒ／
Ｗと略称する）制御信号を含むＤＭＡ転送制御信号をバ
スブリッジ１１０のタイミング制御部１１に送る。
【０００９】バスブリッジ１１０は、高速バス８からタ
イミング制御部１１によりＤＭＡ転送制御信号を取り込
み、タイミング制御部１２で低速にリタイミングして低
速バス９へ送出する。バスブリッジ１１０は、ＤＭＡ転
送制御信号に含まれるＭＥＭ−Ｓ７の最初のアドレス信
号Ａｄｒ−１をＩ／Ｏ−Ｓ６へ低速バス９を介して送る
一方、読取りストローブをＩ／Ｏ−Ｓ６に送って低速バ
ス９を介して転送データをタイミング制御部１２に出力
させる。次いで、バスブリッジ１１０は、書込みストロ
ーブをＭＥＭ−Ｓ７に送って、タイミング制御部１２の
転送データをＭＥＭ−Ｓ７に書き込ませる。
イミング制御部１１によりＤＭＡ転送制御信号を取り込
み、タイミング制御部１２で低速にリタイミングして低
速バス９へ送出する。バスブリッジ１１０は、ＤＭＡ転
送制御信号に含まれるＭＥＭ−Ｓ７の最初のアドレス信
号Ａｄｒ−１をＩ／Ｏ−Ｓ６へ低速バス９を介して送る
一方、読取りストローブをＩ／Ｏ−Ｓ６に送って低速バ
ス９を介して転送データをタイミング制御部１２に出力
させる。次いで、バスブリッジ１１０は、書込みストロ
ーブをＭＥＭ−Ｓ７に送って、タイミング制御部１２の
転送データをＭＥＭ−Ｓ７に書き込ませる。
【００１０】このような手順でデータのＤＭＡ転送が実
行される場合、データの転送は低速バスのみで完結実行
されているにもかかわらず、ＤＭＡ転送の制御が高速バ
スを介して実行されるので、この間ＤＭＡＣにより高速
バスの占有が発生してＣＰＵにおけるデータの転送が実
行できず、高速バスの利用効率が低下するという問題点
がある。
行される場合、データの転送は低速バスのみで完結実行
されているにもかかわらず、ＤＭＡ転送の制御が高速バ
スを介して実行されるので、この間ＤＭＡＣにより高速
バスの占有が発生してＣＰＵにおけるデータの転送が実
行できず、高速バスの利用効率が低下するという問題点
がある。
【００１１】このような問題点を解決するデータ転送装
置としての技術が、特開平５−２５５７号公報に開示さ
れている。この公開公報では、二つのバスそれぞれに設
けられたインタフェースをを介して読取り／書込みが可
能にされたバッファメモリを設け、これら二つのインタ
フェースに対応したそれぞれのデータ処理装置と上記バ
ッファメモリとの間で相互にデータの授受を行なってい
る。
置としての技術が、特開平５−２５５７号公報に開示さ
れている。この公開公報では、二つのバスそれぞれに設
けられたインタフェースをを介して読取り／書込みが可
能にされたバッファメモリを設け、これら二つのインタ
フェースに対応したそれぞれのデータ処理装置と上記バ
ッファメモリとの間で相互にデータの授受を行なってい
る。
【００１２】これを、図１０を参照して説明する。
【００１３】ＤＭＡＣ２００は、一方でローカルバス２
１０、他方でシステムバス２５０それぞれと接続されて
いる。ローカルバス２１０には周辺装置２１１，２１２
が接続されるローカルシステムが構成されている。シス
テムバス２５０には、ＣＰＵ（マイクロプロセッサ）２
５１およびＭＭ（メインメモリ）２５２を含むデータ処
理装置が構成されている。
１０、他方でシステムバス２５０それぞれと接続されて
いる。ローカルバス２１０には周辺装置２１１，２１２
が接続されるローカルシステムが構成されている。シス
テムバス２５０には、ＣＰＵ（マイクロプロセッサ）２
５１およびＭＭ（メインメモリ）２５２を含むデータ処
理装置が構成されている。
【００１４】ＤＭＡＣ２００は、システムバス２５０と
ローカルバス２１０に対応した２つのバスインターフェ
イス回路２２Ａ，２２Ｂをもつ。バスインターフェイス
回路２２Ａは、システムバス２５０とＤＭＡＣ２００と
の間でのＤＭＡ転送を実現し、バスインターフェイス回
路２２Ｂは、ローカルバス２１０とＤＭＡＣ２００との
間でのＤＭＡ転送を実現する機能を有する。
ローカルバス２１０に対応した２つのバスインターフェ
イス回路２２Ａ，２２Ｂをもつ。バスインターフェイス
回路２２Ａは、システムバス２５０とＤＭＡＣ２００と
の間でのＤＭＡ転送を実現し、バスインターフェイス回
路２２Ｂは、ローカルバス２１０とＤＭＡＣ２００との
間でのＤＭＡ転送を実現する機能を有する。
【００１５】これらのバスインターフェイス回路２２
Ａ，２２Ｂは、それぞれが独立して対応するシステムバ
ス２５０、ローカルバス２１０のバス権を獲得して、デ
ータ転送動作を行なう。
Ａ，２２Ｂは、それぞれが独立して対応するシステムバ
ス２５０、ローカルバス２１０のバス権を獲得して、デ
ータ転送動作を行なう。
【００１６】システムバス２５０に対応した調停回路２
３Ａは、システムバス側のチャンネル調停を行う。すな
わち、システムバス２５０とＤＭＡＣ２００との間での
ＤＭＡ転送の優先度を決定する回路である。同様に、ロ
ーカルバス２１０に対応した調停回路２３Ｂは、ローカ
ルバス側のチャンネル調停、言い換えるならば、ローカ
ルバス２１０とＤＭＡＣ２００との間でのＤＭＡ転送の
優先度を決定する回路である。
３Ａは、システムバス側のチャンネル調停を行う。すな
わち、システムバス２５０とＤＭＡＣ２００との間での
ＤＭＡ転送の優先度を決定する回路である。同様に、ロ
ーカルバス２１０に対応した調停回路２３Ｂは、ローカ
ルバス側のチャンネル調停、言い換えるならば、ローカ
ルバス２１０とＤＭＡＣ２００との間でのＤＭＡ転送の
優先度を決定する回路である。
【００１７】記憶回路２４１および記憶回路２４２は、
転送データを一時的に記憶するバッファメモリであり、
特に制限されないが、ＦＩＦＯ（先入れ先出し）メモリ
から構成される。
転送データを一時的に記憶するバッファメモリであり、
特に制限されないが、ＦＩＦＯ（先入れ先出し）メモリ
から構成される。
【００１８】調停回路２３Ｂは、ローカルバス２１０側
に設けられ、図示される周辺処理装置２１１、２１２そ
れぞれから伝送されるＤＭＡ転送要求信号ＤＲＱ１、Ｄ
ＲＱ２を受けてこれら２つの信号が競合した場合、転送
の優先度を決定して、周辺処理装置２１１または２１２
に対してＤＭＡ転送を許可するアクノリッジ信号ＡＣＫ
１またはＡＣＫ２を出力する。
に設けられ、図示される周辺処理装置２１１、２１２そ
れぞれから伝送されるＤＭＡ転送要求信号ＤＲＱ１、Ｄ
ＲＱ２を受けてこれら２つの信号が競合した場合、転送
の優先度を決定して、周辺処理装置２１１または２１２
に対してＤＭＡ転送を許可するアクノリッジ信号ＡＣＫ
１またはＡＣＫ２を出力する。
【００１９】このように２つの周辺処理装置２１１，２
１２両者からのＤＭＡ転送要求が競合した際に優先順位
に従い周辺処理装置２１１のＤＭＡ転送が許可された場
合には、他方の周辺処理装置２１２はＤＭＡ転送待ち状
態になる。
１２両者からのＤＭＡ転送要求が競合した際に優先順位
に従い周辺処理装置２１１のＤＭＡ転送が許可された場
合には、他方の周辺処理装置２１２はＤＭＡ転送待ち状
態になる。
【００２０】図示される記憶回路２４１，２４２それぞ
れは、転送の対象となる周辺処理装置２１１または２１
２のデータの転送方向により使用されるものが決定され
る。
れは、転送の対象となる周辺処理装置２１１または２１
２のデータの転送方向により使用されるものが決定され
る。
【００２１】すなわち、周辺処理装置２１１からＤＭＡ
Ｃ２００の記憶回路２４１または２４２へ書き込みする
場合、調停回路２３Ｂにより記憶回路２４１に対して書
き込み制御信号ＭＷ１が供給される。これにより、周辺
処理装置２１１から転送されるデータは、ローカルバス
２１０およびバスインターフェイス回路２２Ｂを介して
記憶回路２４１に対して書き込まれるというＤＭＡ転送
動作となる。
Ｃ２００の記憶回路２４１または２４２へ書き込みする
場合、調停回路２３Ｂにより記憶回路２４１に対して書
き込み制御信号ＭＷ１が供給される。これにより、周辺
処理装置２１１から転送されるデータは、ローカルバス
２１０およびバスインターフェイス回路２２Ｂを介して
記憶回路２４１に対して書き込まれるというＤＭＡ転送
動作となる。
【００２２】逆に、ＤＭＡＣ２００から周辺処理装置２
１２へのデータ転送のときには、調停回路２３Ｂによ
り、記憶回路２４２に対して読出し制御信号ＭＲ２が供
給される。これにより、ＤＭＡＣ２００の記憶回路２４
２に保持されていたデータがバスインターフェイス回路
２２Ｂおよびローカルバス２１０を介して周辺処理装置
２１２に転送される。
１２へのデータ転送のときには、調停回路２３Ｂによ
り、記憶回路２４２に対して読出し制御信号ＭＲ２が供
給される。これにより、ＤＭＡＣ２００の記憶回路２４
２に保持されていたデータがバスインターフェイス回路
２２Ｂおよびローカルバス２１０を介して周辺処理装置
２１２に転送される。
【００２３】このように、調停回路２３Ｂにより決定さ
れる転送の優先度の高い周辺処理装置から、上述した制
御信号ＭＷ１、ＭＲ２等によりローカルバス２１０およ
びバスインターフェイス回路２２Ｂ並びに内部バスを介
してＤＭＡ転送が行われる。
れる転送の優先度の高い周辺処理装置から、上述した制
御信号ＭＷ１、ＭＲ２等によりローカルバス２１０およ
びバスインターフェイス回路２２Ｂ並びに内部バスを介
してＤＭＡ転送が行われる。
【００２４】記憶回路２４１または２４２は、内部状態
に従い、ＤＭＡ転送が可能な状態の場合には、システム
バス２５０側の調停回路２３Ａに対してＤＭＡ転送要求
信号ＤＲＱ１ａ，ＤＲＱ２ａそれぞれを送出する。これ
ら転送要求信号ＤＲＱ１ａ，ＤＲＱ２ａそれぞれを受け
た調停回路２３Ａはシステムバス側に対してバス権要求
信号ＢＲＥＱを出力する。
に従い、ＤＭＡ転送が可能な状態の場合には、システム
バス２５０側の調停回路２３Ａに対してＤＭＡ転送要求
信号ＤＲＱ１ａ，ＤＲＱ２ａそれぞれを送出する。これ
ら転送要求信号ＤＲＱ１ａ，ＤＲＱ２ａそれぞれを受け
た調停回路２３Ａはシステムバス側に対してバス権要求
信号ＢＲＥＱを出力する。
【００２５】このとき、システム側のＣＰＵ２５１がバ
ス権を譲渡可能な状態であれば、ＤＭＡＣ２００に対し
てバス権アクノリッジ信号ＢＡＣＫが返送される。ＤＭ
ＡＣ２００の調停回路２３Ａは、アクノリッジ信号ＢＡ
ＣＫを受けて、記憶回路２４１または２４２とシステム
側のＭＭ２５２との間でのＤＭＡ転送を行う。
ス権を譲渡可能な状態であれば、ＤＭＡＣ２００に対し
てバス権アクノリッジ信号ＢＡＣＫが返送される。ＤＭ
ＡＣ２００の調停回路２３Ａは、アクノリッジ信号ＢＡ
ＣＫを受けて、記憶回路２４１または２４２とシステム
側のＭＭ２５２との間でのＤＭＡ転送を行う。
【００２６】例えば、調停回路２３Ａにより記憶回路２
４１のデータをシステム側に転送するときには、記憶回
路２４１に対して読み出し制御信号ＭＲ１が供給され、
記憶回路２４１の読み出しが行われ、バスインターフェ
イス回路２２Ａおよびシステムバス２５０を介してＭＭ
２５２にデータが書き込まれる。また、調停回路２３Ａ
により記憶回路２４２にシステム側のデータを転送する
ときには、記憶回路２４２に対して書込み制御信号ＭＷ
２が供給され、記憶回路２４２に対して、システムバス
２５０およびバスインターフェイス回路２２Ａ並びに内
部バスを通してＭＭ２５２から読み出されたデータが書
き込まれる。
４１のデータをシステム側に転送するときには、記憶回
路２４１に対して読み出し制御信号ＭＲ１が供給され、
記憶回路２４１の読み出しが行われ、バスインターフェ
イス回路２２Ａおよびシステムバス２５０を介してＭＭ
２５２にデータが書き込まれる。また、調停回路２３Ａ
により記憶回路２４２にシステム側のデータを転送する
ときには、記憶回路２４２に対して書込み制御信号ＭＷ
２が供給され、記憶回路２４２に対して、システムバス
２５０およびバスインターフェイス回路２２Ａ並びに内
部バスを通してＭＭ２５２から読み出されたデータが書
き込まれる。
【００２７】上述した記憶回路２４１，２４２それぞれ
は、片方向で使用するとして図示し説明したが、両方向
で使用することもできる。
は、片方向で使用するとして図示し説明したが、両方向
で使用することもできる。
【００２８】
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送方法およびそのシステムでは、次のような問題点が
ある。
転送方法およびそのシステムでは、次のような問題点が
ある。
【００２９】第１の問題点は、ＣＰＵが接続されている
高速バスにＤＭＡＣを接続する第１の従来例では、高速
バスの利用効率が低下することである。
高速バスにＤＭＡＣを接続する第１の従来例では、高速
バスの利用効率が低下することである。
【００３０】その理由は、上述したように、低速バスに
おいてのみＤＭＡ転送する場合でも、高速バスが占有さ
れるからである。
おいてのみＤＭＡ転送する場合でも、高速バスが占有さ
れるからである。
【００３１】この問題点を解決する第２の従来例におい
ても、次のような第２の問題点がある。
ても、次のような第２の問題点がある。
【００３２】第２の問題点は、制御が複雑であり部品点
数が多くなることである。
数が多くなることである。
【００３３】その理由は、ローカルバスにおける複数の
周辺処理装置に対する調停とシステムバスのＣＰＵにお
ける複数の記憶回路に対する調停とを必要とするからで
あり記憶回路を両方向で使用する場合には更に複雑化す
ることが避けられないからである。
周辺処理装置に対する調停とシステムバスのＣＰＵにお
ける複数の記憶回路に対する調停とを必要とするからで
あり記憶回路を両方向で使用する場合には更に複雑化す
ることが避けられないからである。
【００３４】本発明の課題は、このような問題点を解決
し、上述した第１の従来例に若干の機能を追加すること
により、システム構成を簡易化しかつデータ転送の効率
化を図ることができるＤＭＡ転送方法およびそのシステ
ムを提供することである。
し、上述した第１の従来例に若干の機能を追加すること
により、システム構成を簡易化しかつデータ転送の効率
化を図ることができるＤＭＡ転送方法およびそのシステ
ムを提供することである。
【００３５】
【課題を解決するための手段】本発明によるＤＭＡ転送
方法は、マイクロプロセッサに接続され高速の周波数で
動作する高速バスと遅い周波数で動作する周辺装置を接
続する低速バスとの間に接続して設けられ前記高速バス
および前記低速バスとの間でデータの転送を行なうバス
ブリッジと、前記高速バスに接続し前記バスブリッジと
転送制御情報信号を授受するＤＭＡコントローラとを備
え、前記ＤＭＡコントローラが、前記バスブリッジを前
記転送制御情報信号の授受により制御して前記高速バス
および前記低速バスのいずれか一方に接続する装置それ
ぞれの間で直接的にデータ転送を行なう方法であって、
前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、前記ＤＭＡコン
トローラは、前記低速バスに接続される周辺装置からこ
の低速バスに接続される他の周辺装置への直接的なデー
タ転送に関する要求を受けた際には、低速バスでのデー
タ転送であるとの前記転送モード選択信号および前記転
送制御情報信号を前記バスブリッジに直接送出して制御
し、前記バスブリッジは、受けた転送モード選択信号に
基づいて前記高速バスからの入力を切り離し、前記ＤＭ
Ａコントローラから前記転送制御情報信号の入力を直接
受けている。
方法は、マイクロプロセッサに接続され高速の周波数で
動作する高速バスと遅い周波数で動作する周辺装置を接
続する低速バスとの間に接続して設けられ前記高速バス
および前記低速バスとの間でデータの転送を行なうバス
ブリッジと、前記高速バスに接続し前記バスブリッジと
転送制御情報信号を授受するＤＭＡコントローラとを備
え、前記ＤＭＡコントローラが、前記バスブリッジを前
記転送制御情報信号の授受により制御して前記高速バス
および前記低速バスのいずれか一方に接続する装置それ
ぞれの間で直接的にデータ転送を行なう方法であって、
前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、前記ＤＭＡコン
トローラは、前記低速バスに接続される周辺装置からこ
の低速バスに接続される他の周辺装置への直接的なデー
タ転送に関する要求を受けた際には、低速バスでのデー
タ転送であるとの前記転送モード選択信号および前記転
送制御情報信号を前記バスブリッジに直接送出して制御
し、前記バスブリッジは、受けた転送モード選択信号に
基づいて前記高速バスからの入力を切り離し、前記ＤＭ
Ａコントローラから前記転送制御情報信号の入力を直接
受けている。
【００３６】また、ＤＭＡ転送システムでは、前記ＤＭ
Ａコントローラは、前記低速バスに接続される周辺装置
からこの低速バスに接続される他の周辺装置への直接的
なデータ転送に関する要求を受けた際には、低速バスで
のデータ転送であるとの前記転送モード選択信号および
前記転送制御情報信号を前記バスブリッジに信号線を介
して直接出力し、前記バスブリッジは、前記ＤＭＡコン
トローラから信号線を介して受けた転送モード選択信号
に基づいて前記高速バスからの入力を切り離し、前記信
号線を介して受ける前記転送制御情報信号を前記ＤＭＡ
コントローラから直接入力するように切り替えるセレク
タを備えている。
Ａコントローラは、前記低速バスに接続される周辺装置
からこの低速バスに接続される他の周辺装置への直接的
なデータ転送に関する要求を受けた際には、低速バスで
のデータ転送であるとの前記転送モード選択信号および
前記転送制御情報信号を前記バスブリッジに信号線を介
して直接出力し、前記バスブリッジは、前記ＤＭＡコン
トローラから信号線を介して受けた転送モード選択信号
に基づいて前記高速バスからの入力を切り離し、前記信
号線を介して受ける前記転送制御情報信号を前記ＤＭＡ
コントローラから直接入力するように切り替えるセレク
タを備えている。
【００３７】このような手段により、低速バスに接続さ
れる周辺装置からこの低速バスに接続される他の周辺装
置への直接的なデータ転送を行なう場合、ＤＭＡコント
ローラでは高速バスにタイミング制御部を介して出力す
る転送制御情報信号をバスブリッジに直接供給すると共
に転送モード選択信号を供給し、バスブリッジではＤＭ
Ａコントローラから受けた転送モード選択信号により、
高速バスを使用することなくＤＭＡコントローラから転
送制御情報信号を直接入力することができる。また、こ
のような手段は、高速バスからの入力を切り替える機能
または構成要素を上述した前者の従来例におけるバスブ
リッジに加えるのみで実現できる。
れる周辺装置からこの低速バスに接続される他の周辺装
置への直接的なデータ転送を行なう場合、ＤＭＡコント
ローラでは高速バスにタイミング制御部を介して出力す
る転送制御情報信号をバスブリッジに直接供給すると共
に転送モード選択信号を供給し、バスブリッジではＤＭ
Ａコントローラから受けた転送モード選択信号により、
高速バスを使用することなくＤＭＡコントローラから転
送制御情報信号を直接入力することができる。また、こ
のような手段は、高速バスからの入力を切り替える機能
または構成要素を上述した前者の従来例におけるバスブ
リッジに加えるのみで実現できる。
【００３８】また、別のＤＭＡ転送方法の一つは、前記
ＤＭＡコントローラは、転送の対象となる全てのアドレ
ス関連情報を前記転送制御情報信号に加えて直接送出し
た後、転送終了の通知を受けるまで前記バスブリッジと
の接続から切り離され、前記バスブリッジは、前記ＤＭ
Ａコントローラから受ける全てのアドレス関連情報を一
時格納し、格納したアドレスに基づいて順次データの転
送を行ない、データ転送が全て終わった際に、前記転送
終了の通知を送出していることである。
ＤＭＡコントローラは、転送の対象となる全てのアドレ
ス関連情報を前記転送制御情報信号に加えて直接送出し
た後、転送終了の通知を受けるまで前記バスブリッジと
の接続から切り離され、前記バスブリッジは、前記ＤＭ
Ａコントローラから受ける全てのアドレス関連情報を一
時格納し、格納したアドレスに基づいて順次データの転
送を行ない、データ転送が全て終わった際に、前記転送
終了の通知を送出していることである。
【００３９】また、別のＤＭＡ転送システムの一つは、
前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、前記ＤＭＡコン
トローラは、前記低速バスに接続される周辺装置からこ
の低速バスに接続される他の周辺装置への直接的なデー
タ転送に関する要求を受けた際には、低速バスでのデー
タ転送であるとの前記転送モード選択信号、前記転送制
御情報信号、全ての転送アドレス信号、および転送ワー
ド数情報を前記バスブリッジに信号線を介して直接出力
し、前記バスブリッジは、前記転送モード選択信号の供
給を受けた際には、前記アドレス関連情報を前記ＤＭＡ
コントローラから直接入力して格納すると共に前記アド
レス関連情報に含まれる転送アドレス信号を順次出力
し、全ての転送アドレス信号によるデータ転送を終了し
たことを前記アドレス関連情報に含まれる転送ワード数
情報により検出した際に終了信号を前記ＤＭＡコントロ
ーラに通知するアドレス転送制御部と、前記高速バスか
らの入力を切り離し、前記ＤＭＡコントローラから前記
アドレス転送制御部を介して入力した前記転送制御情報
信号と前記アドレス関連情報に含まれる転送アドレス信
号とを入力するように切り替えるセレクタとを備えるこ
とである。
前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、前記ＤＭＡコン
トローラは、前記低速バスに接続される周辺装置からこ
の低速バスに接続される他の周辺装置への直接的なデー
タ転送に関する要求を受けた際には、低速バスでのデー
タ転送であるとの前記転送モード選択信号、前記転送制
御情報信号、全ての転送アドレス信号、および転送ワー
ド数情報を前記バスブリッジに信号線を介して直接出力
し、前記バスブリッジは、前記転送モード選択信号の供
給を受けた際には、前記アドレス関連情報を前記ＤＭＡ
コントローラから直接入力して格納すると共に前記アド
レス関連情報に含まれる転送アドレス信号を順次出力
し、全ての転送アドレス信号によるデータ転送を終了し
たことを前記アドレス関連情報に含まれる転送ワード数
情報により検出した際に終了信号を前記ＤＭＡコントロ
ーラに通知するアドレス転送制御部と、前記高速バスか
らの入力を切り離し、前記ＤＭＡコントローラから前記
アドレス転送制御部を介して入力した前記転送制御情報
信号と前記アドレス関連情報に含まれる転送アドレス信
号とを入力するように切り替えるセレクタとを備えるこ
とである。
【００４０】このような手段により、バスブリッジが低
速バス上におけるデータのＤＭＡ転送をアドレス信号に
基づいて順次実行している、低速バスにおけるＤＭＡ転
送処理の間、ＤＭＡコントローラは、ＤＭＡ転送制御の
実働から解放され高速バスを介してＣＰＵとアクセスす
ることができる。従って、ＤＭＡコントローラによる高
速バスにおけるＤＭＡ転送も可能になるので、更に、デ
ータ転送効率の向上を図ることができる。
速バス上におけるデータのＤＭＡ転送をアドレス信号に
基づいて順次実行している、低速バスにおけるＤＭＡ転
送処理の間、ＤＭＡコントローラは、ＤＭＡ転送制御の
実働から解放され高速バスを介してＣＰＵとアクセスす
ることができる。従って、ＤＭＡコントローラによる高
速バスにおけるＤＭＡ転送も可能になるので、更に、デ
ータ転送効率の向上を図ることができる。
【００４１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００４２】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたＤＭＡ転送システムの
例は、バスブリッジ１、ＤＭＡＣ（ＤＭＡコントロー
ラ）２、ＣＰＵ（マイクロプロセッサ）３、動作周波数
の速いＩ／Ｏ−Ｈ（高速入出力装置）４およびＭＥＭ−
Ｈ（高速メモリ）５、動作周波数の遅いＩ／Ｏ−Ｓ（低
速入出力装置）６およびＭＥＭ−Ｓ（低速メモリ）７、
並びに高速な周波数で動作する高速バス８および低速の
周波数で動作する低速バス９により構成されているもの
とする。
ロック図である。図１に示されたＤＭＡ転送システムの
例は、バスブリッジ１、ＤＭＡＣ（ＤＭＡコントロー
ラ）２、ＣＰＵ（マイクロプロセッサ）３、動作周波数
の速いＩ／Ｏ−Ｈ（高速入出力装置）４およびＭＥＭ−
Ｈ（高速メモリ）５、動作周波数の遅いＩ／Ｏ−Ｓ（低
速入出力装置）６およびＭＥＭ−Ｓ（低速メモリ）７、
並びに高速な周波数で動作する高速バス８および低速の
周波数で動作する低速バス９により構成されているもの
とする。
【００４３】バスブリッジ１は、高速バス８に対応した
タイミング制御部１１、低速バス９に対応したタイミン
グ制御部１２、高速バス８からの転送アドレス信号とＤ
ＭＡＣ２からの転送アドレス信号ｅとを切り替えるＳＥ
Ｌ（セレクタ）１３、および高速バス８からのＲ／Ｗ
（読取り／書込み）制御信号とＤＭＡＣ２からのＲ／Ｗ
制御信号ｄとを切り替えるＳＥＬ１４を備えている。
タイミング制御部１１、低速バス９に対応したタイミン
グ制御部１２、高速バス８からの転送アドレス信号とＤ
ＭＡＣ２からの転送アドレス信号ｅとを切り替えるＳＥ
Ｌ（セレクタ）１３、および高速バス８からのＲ／Ｗ
（読取り／書込み）制御信号とＤＭＡＣ２からのＲ／Ｗ
制御信号ｄとを切り替えるＳＥＬ１４を備えている。
【００４４】ＤＭＡＣ２は、高速バス８に対応したタイ
ミング制御部２１、ＣＰＵ３から受けるデータを取り込
む制御レジスタ２２、ＤＭＡ転送のワード数をカウント
する転送カウンタ２３、ＤＭＡ転送を制御する中央制御
部２４、およびＤＭＡ転送アドレスを制御するアドレス
レジスタ２５を備えているものとする。
ミング制御部２１、ＣＰＵ３から受けるデータを取り込
む制御レジスタ２２、ＤＭＡ転送のワード数をカウント
する転送カウンタ２３、ＤＭＡ転送を制御する中央制御
部２４、およびＤＭＡ転送アドレスを制御するアドレス
レジスタ２５を備えているものとする。
【００４５】従来のＤＭＡ転送システムとの相違点は、
バスブリッジ１にＳＥＬ１３，１４が設けられ、低速バ
ス９のみを使用してＤＭＡ転送を実行することを意味す
る転送モード選択信号ｃを設けて、ＤＭＡＣ２の中央制
御部２４がＳＥＬ１３，１４に転送モード選択信号ｃを
供給していることである。従って、ＳＥＬ１３，１４
は、ＤＭＡＣ２の中央制御部２４から転送モード選択信
号ｃを受けた際に、高速バス８を介して受けていた転送
アドレス信号およびＲ／Ｗ（読取り／書込み）制御信号
それぞれをＤＭＡＣ２のアドレスレジスタ２５および中
央制御部２４それぞれから転送アドレス信号ｅおよびＲ
／Ｗ制御信号ｄとして直接受けるように切り替えること
ができる。
バスブリッジ１にＳＥＬ１３，１４が設けられ、低速バ
ス９のみを使用してＤＭＡ転送を実行することを意味す
る転送モード選択信号ｃを設けて、ＤＭＡＣ２の中央制
御部２４がＳＥＬ１３，１４に転送モード選択信号ｃを
供給していることである。従って、ＳＥＬ１３，１４
は、ＤＭＡＣ２の中央制御部２４から転送モード選択信
号ｃを受けた際に、高速バス８を介して受けていた転送
アドレス信号およびＲ／Ｗ（読取り／書込み）制御信号
それぞれをＤＭＡＣ２のアドレスレジスタ２５および中
央制御部２４それぞれから転送アドレス信号ｅおよびＲ
／Ｗ制御信号ｄとして直接受けるように切り替えること
ができる。
【００４６】図示される信号ａはＩ／Ｏ−Ｓ６から低速
バス９でのＤＭＡ転送をＤＭＡＣ２へ要求するＤＭＡリ
クエスト信号ａである。信号ｂは、このＤＭＡリクエス
ト信号ａを受付けた際にＤＭＡＣ２がＩ／Ｏ−Ｓ６へ返
送するＤＭＡアクノリッジ信号ｂである。信号cは低速
バス９のみを使用してＤＭＡ転送を実行する際にＳＥＬ
１３、１４において高速バス８の接続を切り替える転送
モード選択信号ｃである。信号ｄはＩ／Ｏ−Ｓ６の読取
り／書込みを制御するＲ／Ｗ制御信号ｄである。信号ｅ
はアドレスレジスタ２５から抽出されるＭＥＭ−Ｓ７に
対する転送アドレス信号ｅ、信号fはバスブリッジ１が
信号を取り込む際のタイミング信号であるアドレスラッ
チパルスｆである。
バス９でのＤＭＡ転送をＤＭＡＣ２へ要求するＤＭＡリ
クエスト信号ａである。信号ｂは、このＤＭＡリクエス
ト信号ａを受付けた際にＤＭＡＣ２がＩ／Ｏ−Ｓ６へ返
送するＤＭＡアクノリッジ信号ｂである。信号cは低速
バス９のみを使用してＤＭＡ転送を実行する際にＳＥＬ
１３、１４において高速バス８の接続を切り替える転送
モード選択信号ｃである。信号ｄはＩ／Ｏ−Ｓ６の読取
り／書込みを制御するＲ／Ｗ制御信号ｄである。信号ｅ
はアドレスレジスタ２５から抽出されるＭＥＭ−Ｓ７に
対する転送アドレス信号ｅ、信号fはバスブリッジ１が
信号を取り込む際のタイミング信号であるアドレスラッ
チパルスｆである。
【００４７】次に、図１に図２および図３を併せ参照し
て、各種信号およびデータの発生について説明する。
て、各種信号およびデータの発生について説明する。
【００４８】まず、低速バス９に限定したＤＭＡリクエ
スト信号ａがＩ／Ｏ−Ｓ６からＤＭＡＣ２に出力され、
ＤＭＡＣ２はこれを受付けた際にＤＭＡアクノリッジ信
号ｂをＩ／Ｏ−Ｓ６へ返送する。このタイミングと同時
に、ＤＭＡＣ２は、転送モード選択信号ｃ、Ｒ／Ｗ制御
信号ｄ、ＭＥＭ−Ｓ７に対する最初の転送アドレス信号
ｅ（Ａｄｒ−１）、およびアドレスラッチパルスｆそれ
ぞれをバスブリッジ１へ供給する。
スト信号ａがＩ／Ｏ−Ｓ６からＤＭＡＣ２に出力され、
ＤＭＡＣ２はこれを受付けた際にＤＭＡアクノリッジ信
号ｂをＩ／Ｏ−Ｓ６へ返送する。このタイミングと同時
に、ＤＭＡＣ２は、転送モード選択信号ｃ、Ｒ／Ｗ制御
信号ｄ、ＭＥＭ−Ｓ７に対する最初の転送アドレス信号
ｅ（Ａｄｒ−１）、およびアドレスラッチパルスｆそれ
ぞれをバスブリッジ１へ供給する。
【００４９】バスブリッジ１は、受けた転送モード選択
信号ｃにより低速バス９におけるＤＭＡ転送のため、Ｓ
ＥＬ１３，１４を高速バス８側からＤＭＡＣ２側に切り
替え、ＤＭＡＣ２から供給されたＲ／Ｗ制御信号ｄおよ
び転送アドレス信号ｅ（Ａｄｒ−１）を同時に供給され
たアドレスラッチパルスｆに同期させて取り込みタイミ
ング制御部１２に保持する。
信号ｃにより低速バス９におけるＤＭＡ転送のため、Ｓ
ＥＬ１３，１４を高速バス８側からＤＭＡＣ２側に切り
替え、ＤＭＡＣ２から供給されたＲ／Ｗ制御信号ｄおよ
び転送アドレス信号ｅ（Ａｄｒ−１）を同時に供給され
たアドレスラッチパルスｆに同期させて取り込みタイミ
ング制御部１２に保持する。
【００５０】図３に示されるような、Ｉ／Ｏ−Ｓ６から
ＭＥＭ−Ｓ７へデータを書き込む場合には、バスブリッ
ジ１において、タイミング制御部１２が、取り込んだ信
号をリタイミングして、低速バス９のアドレスバスに転
送アドレス信号ｅに基づくＭＥＭ−Ｓ７のアドレスＡｄ
ｒ−１、Ｉ／Ｏ−Ｓ６に読取りストローブ、ＭＥＭ−Ｓ
７に書込みストローブそれぞれを出力する。
ＭＥＭ−Ｓ７へデータを書き込む場合には、バスブリッ
ジ１において、タイミング制御部１２が、取り込んだ信
号をリタイミングして、低速バス９のアドレスバスに転
送アドレス信号ｅに基づくＭＥＭ−Ｓ７のアドレスＡｄ
ｒ−１、Ｉ／Ｏ−Ｓ６に読取りストローブ、ＭＥＭ−Ｓ
７に書込みストローブそれぞれを出力する。
【００５１】他方、ＭＥＭ−Ｓ７からＩ／Ｏ−Ｓ６へデ
ータを書き込む場合には、バスブリッジ１において、タ
イミング制御部１２が、取り込んだ信号をリタイミング
して、低速バス９のアドレスバスに転送アドレス信号ｅ
に基づくＭＥＭ−Ｓ７のアドレスＡｄｒ−１、ＭＥＭ−
Ｓ７に読取りストローブ、Ｉ／Ｏ−Ｓ６に書込みストロ
ーブそれぞれを出力する。
ータを書き込む場合には、バスブリッジ１において、タ
イミング制御部１２が、取り込んだ信号をリタイミング
して、低速バス９のアドレスバスに転送アドレス信号ｅ
に基づくＭＥＭ−Ｓ７のアドレスＡｄｒ−１、ＭＥＭ−
Ｓ７に読取りストローブ、Ｉ／Ｏ−Ｓ６に書込みストロ
ーブそれぞれを出力する。
【００５２】従って、一方の、書込みの対象となるデー
タ（以後、Ｄａｔａｌと呼称する）を出力する装置が低
速バス９上に書込みストローブの同期させて最初のＤａ
ｔａｌ（Ｄ−１）を出力する。他方の、このＤａｔａｌ
（Ｄ−１）を書き込む装置は、低速バス９上の読取りス
トローブに同期させて低速バス９のアドレスバスにある
アドレスＡｄｒ−１に基づいて低速バス９上に出力され
たＤａｔａｌ（Ｄ−１）を書き込む。上述した手順でＤ
ＭＡ転送の最初の一サイクルが終了する。
タ（以後、Ｄａｔａｌと呼称する）を出力する装置が低
速バス９上に書込みストローブの同期させて最初のＤａ
ｔａｌ（Ｄ−１）を出力する。他方の、このＤａｔａｌ
（Ｄ−１）を書き込む装置は、低速バス９上の読取りス
トローブに同期させて低速バス９のアドレスバスにある
アドレスＡｄｒ−１に基づいて低速バス９上に出力され
たＤａｔａｌ（Ｄ−１）を書き込む。上述した手順でＤ
ＭＡ転送の最初の一サイクルが終了する。
【００５３】同様に、次の第２のＤＭＡサイクルに対し
て、ＤＭＡＣ２は第２の転送アドレス信号ｅ（Ａｄｒ−
２）およびアドレスラッチパルスｆをバスブリッジ１に
送出し、転送アドレス信号ｅ（Ａｄｒ−２）に基づくア
ドレスＡｄｒ−２によりＤａｔａｌ（Ｄ−２）が、低速
バス９のみを介してＩ／Ｏ−Ｓ６とＭＥＭ−Ｓ７との間
を直接転送されている。
て、ＤＭＡＣ２は第２の転送アドレス信号ｅ（Ａｄｒ−
２）およびアドレスラッチパルスｆをバスブリッジ１に
送出し、転送アドレス信号ｅ（Ａｄｒ−２）に基づくア
ドレスＡｄｒ−２によりＤａｔａｌ（Ｄ−２）が、低速
バス９のみを介してＩ／Ｏ−Ｓ６とＭＥＭ−Ｓ７との間
を直接転送されている。
【００５４】ＤＭＡＣ２では、転送カウンタ２３がＤＭ
Ａ転送の数をワード数によりカウントし、最後の第ｎサ
イクルを終了した際にバスブリッジ１に対して転送モー
ド選択信号ｃおよびＲ／Ｗ制御信号ｄを消滅させること
により、バスブリッジ１は高速バス８と低速バス９との
間のアクセスを可能にする。
Ａ転送の数をワード数によりカウントし、最後の第ｎサ
イクルを終了した際にバスブリッジ１に対して転送モー
ド選択信号ｃおよびＲ／Ｗ制御信号ｄを消滅させること
により、バスブリッジ１は高速バス８と低速バス９との
間のアクセスを可能にする。
【００５５】次に、図４に図１から図３までを併せ参照
して、図１におけるＤＭＡＣ２の主要動作手順について
説明する。
して、図１におけるＤＭＡＣ２の主要動作手順について
説明する。
【００５６】まず、ＤＭＡＣ２では、中央制御部２４
が、ＤＭＡリクエスト信号を受けてＤＭＡアクノリッジ
信号を返送するＤＭＡ転送開始手順（手順Ｓ１）を実行
した後、バスブリッジ１のＳＥＬ１３，１４へ低速バス
転送モードを意味する転送モード選択信号を送出（手順
Ｓ２）する。またこれとほぼ同時に、中央制御部２４の
制御により、Ｒ／Ｗ制御信号ｄがＳＥＬ１４、先頭アド
レス信号Ａｄｒ−１がアドレスレジスタ２５からＳＥＬ
１３、アドレスラッチパルスｆがタイミング制御部１
２、それぞれへ送出（手順Ｓ３）される。
が、ＤＭＡリクエスト信号を受けてＤＭＡアクノリッジ
信号を返送するＤＭＡ転送開始手順（手順Ｓ１）を実行
した後、バスブリッジ１のＳＥＬ１３，１４へ低速バス
転送モードを意味する転送モード選択信号を送出（手順
Ｓ２）する。またこれとほぼ同時に、中央制御部２４の
制御により、Ｒ／Ｗ制御信号ｄがＳＥＬ１４、先頭アド
レス信号Ａｄｒ−１がアドレスレジスタ２５からＳＥＬ
１３、アドレスラッチパルスｆがタイミング制御部１
２、それぞれへ送出（手順Ｓ３）される。
【００５７】次いで、ＤＭＡＣ２では、中央制御部２４
が、転送カウンタ２３のカウンタ値ｉを初期値１に設定
（手順Ｓ４）し、先頭データＤ−１の書込みが終了した
読取りストローブの消滅の検出（手順Ｓ５）により、第
１のＤＭＡサイクルの終了と判断して、転送カウンタ２
３のカウンタ値ｉを転送する予定のワード数ｎと比較
（手順Ｓ６）する。
が、転送カウンタ２３のカウンタ値ｉを初期値１に設定
（手順Ｓ４）し、先頭データＤ−１の書込みが終了した
読取りストローブの消滅の検出（手順Ｓ５）により、第
１のＤＭＡサイクルの終了と判断して、転送カウンタ２
３のカウンタ値ｉを転送する予定のワード数ｎと比較
（手順Ｓ６）する。
【００５８】手順Ｓ６が「ＮＯ」でカウンタ値ｉがワー
ド数ｎに未達の場合、中央制御部２４は、転送カウンタ
２３のカウンタ値をインクリメント（手順Ｓ７）して次
の転送アドレス信号ｅをアドレスレジスタ２５からＳＥ
Ｌ１４へ送出（手順Ｓ８）すると共にタイミング制御部
１２へアドレスラッチパルスｆを送出（手順Ｓ９）し、
上記手順Ｓ５に戻り、手順Ｓ６で「ＹＥＳ」になるま
で、手順は繰り返される。
ド数ｎに未達の場合、中央制御部２４は、転送カウンタ
２３のカウンタ値をインクリメント（手順Ｓ７）して次
の転送アドレス信号ｅをアドレスレジスタ２５からＳＥ
Ｌ１４へ送出（手順Ｓ８）すると共にタイミング制御部
１２へアドレスラッチパルスｆを送出（手順Ｓ９）し、
上記手順Ｓ５に戻り、手順Ｓ６で「ＹＥＳ」になるま
で、手順は繰り返される。
【００５９】手順Ｓ６が「ＹＥＳ」でカウンタ値ｉがワ
ード数ｎと一致した際にはこの一連のＤＭＡ転送を終了
したものとしてＤＭＡＣ２は、バスブリッジ１に対して
転送モード選択信号ｃおよびＲ／Ｗ制御信号ｄを消滅
（手順Ｓ１０）させる。次いで、ＤＭＡＣ２は、リクエ
ストのあったＩ／Ｏ−Ｓ６へＤＭＡアクノリッジ信号ｂ
を消滅させることによりＩ／Ｏ−Ｓ６からのＤＭＡリク
エスト信号ａを消滅させるというＤＭＡ転送終了手順
（手順Ｓ１１）を実行して全ての手順を終了する。
ード数ｎと一致した際にはこの一連のＤＭＡ転送を終了
したものとしてＤＭＡＣ２は、バスブリッジ１に対して
転送モード選択信号ｃおよびＲ／Ｗ制御信号ｄを消滅
（手順Ｓ１０）させる。次いで、ＤＭＡＣ２は、リクエ
ストのあったＩ／Ｏ−Ｓ６へＤＭＡアクノリッジ信号ｂ
を消滅させることによりＩ／Ｏ−Ｓ６からのＤＭＡリク
エスト信号ａを消滅させるというＤＭＡ転送終了手順
（手順Ｓ１１）を実行して全ての手順を終了する。
【００６０】上述した構成では、ＤＭＡＣ２およびバス
ブリッジ１は高速バス８と無関係に低速バス９のみにア
クセスしているので、ＣＰＵ３が高速バス８を使用して
Ｉ／Ｏ−Ｈ４またはＭＥＭ−Ｈ５とアクセスすることが
自由であり、高速バス８の使用効率を向上させることが
できる。更に、ＤＭＡＣ２とバスブリッジ１との間で信
号の授受が増えるが、構成要素としては従来の図１に示
されたシステムと比較し、バスブリッジ１に高速バス８
からの入力を切り離してＤＭＡＣ２から入力を受けるＳ
ＥＬ１３，１４が追加されるのみである。従って、高速
バスの使用効率を向上させることを簡単な構成により実
現することができる。
ブリッジ１は高速バス８と無関係に低速バス９のみにア
クセスしているので、ＣＰＵ３が高速バス８を使用して
Ｉ／Ｏ−Ｈ４またはＭＥＭ−Ｈ５とアクセスすることが
自由であり、高速バス８の使用効率を向上させることが
できる。更に、ＤＭＡＣ２とバスブリッジ１との間で信
号の授受が増えるが、構成要素としては従来の図１に示
されたシステムと比較し、バスブリッジ１に高速バス８
からの入力を切り離してＤＭＡＣ２から入力を受けるＳ
ＥＬ１３，１４が追加されるのみである。従って、高速
バスの使用効率を向上させることを簡単な構成により実
現することができる。
【００６１】次に、図５を参照して図１とは別の、第２
の実施の形態について説明する。
の実施の形態について説明する。
【００６２】図５が図１と相違する点は次のとおりであ
る。すなわち、バスブリッジ１０が、アドレス転送制御
部として転送カウンタ１５およびアドレスレジスタ１６
を追加して設けている。また、低速バス９のみによるＤ
ＭＡ転送の際に、ＤＭＡＣ３０の転送カウンタ３３およ
びアドレスレジスタ３５それぞれの内容が、ＤＭＡ転送
ワード数ｈおよび全転送アドレス信号ｇによりＤＭＡ転
送制御信号に含められてＤＭＡＣ３０からバスブリッジ
１０へ移転している。また、図１で記載したＲ／Ｗ制御
信号ｄおよびアドレスラッチパルスｆは転送制御信号ｊ
としてＤＭＡＣ３０からバスブリッジ１０のアドレスレ
ジスタ１６へ送出される。
る。すなわち、バスブリッジ１０が、アドレス転送制御
部として転送カウンタ１５およびアドレスレジスタ１６
を追加して設けている。また、低速バス９のみによるＤ
ＭＡ転送の際に、ＤＭＡＣ３０の転送カウンタ３３およ
びアドレスレジスタ３５それぞれの内容が、ＤＭＡ転送
ワード数ｈおよび全転送アドレス信号ｇによりＤＭＡ転
送制御信号に含められてＤＭＡＣ３０からバスブリッジ
１０へ移転している。また、図１で記載したＲ／Ｗ制御
信号ｄおよびアドレスラッチパルスｆは転送制御信号ｊ
としてＤＭＡＣ３０からバスブリッジ１０のアドレスレ
ジスタ１６へ送出される。
【００６３】この結果、図１においてＤＭＡＣ２で実行
していた転送アドレス信号の送出および転送カウンタの
制御を全て、バスブリッジ１０の内部で実行できる。
していた転送アドレス信号の送出および転送カウンタの
制御を全て、バスブリッジ１０の内部で実行できる。
【００６４】次に、図５に図６および図７を併せ参照し
て第２の実施の形態におけるＤＭＡ転送の主要動作手順
について説明する。図６には、データをＩ／Ｏ−Ｓ６か
らＭＥＭ−Ｓ７へ低速バス９を介してＤＭＡ転送する例
が示されており、以下、これに沿って説明する。
て第２の実施の形態におけるＤＭＡ転送の主要動作手順
について説明する。図６には、データをＩ／Ｏ−Ｓ６か
らＭＥＭ−Ｓ７へ低速バス９を介してＤＭＡ転送する例
が示されており、以下、これに沿って説明する。
【００６５】低速バス９に接続される装置間のＤＭＡ転
送を行なう場合、ＤＭＡＣ３０では、図６に示されるよ
うに、中央制御部３４が、まず、低速バス９を介してＤ
ＭＡリクエスト信号ａを受け、ＤＭＡアクノリッジ信号
ｂを返送するＤＭＡ転送開始手順を実行する。この後、
中央制御部３４はＤＭＡ転送制御信号として転送カウン
タ３３から転送カウンタ１５へ転送ワード数ｈ、アドレ
スレジスタ３５からアドレスレジスタ１６へ全転送アド
レス信号ｇ、並びに中央制御部３４自身からアドレスレ
ジスタ１６へＲ／Ｗ制御信号ｄおよびアドレスラッチパ
ルスｆに変換される転送制御信号ｊ、それぞれを送出す
る。
送を行なう場合、ＤＭＡＣ３０では、図６に示されるよ
うに、中央制御部３４が、まず、低速バス９を介してＤ
ＭＡリクエスト信号ａを受け、ＤＭＡアクノリッジ信号
ｂを返送するＤＭＡ転送開始手順を実行する。この後、
中央制御部３４はＤＭＡ転送制御信号として転送カウン
タ３３から転送カウンタ１５へ転送ワード数ｈ、アドレ
スレジスタ３５からアドレスレジスタ１６へ全転送アド
レス信号ｇ、並びに中央制御部３４自身からアドレスレ
ジスタ１６へＲ／Ｗ制御信号ｄおよびアドレスラッチパ
ルスｆに変換される転送制御信号ｊ、それぞれを送出す
る。
【００６６】次に、図７に示されるように、バスブリッ
ジ１０では、転送制御信号ｊを受けたアドレスレジスタ
１６が別に受けた全転送アドレス信号ｇを保持（手順Ｓ
２１）すると共にＲ／Ｗ制御信号ｄを発生（手順Ｓ２
２）してＳＥＬ１４へ送出する。また、転送カウンタ１
５は、転送ワード数ｈを受付け（手順Ｓ２３）した際に
転送モード選択信号ｃを発生（手順Ｓ２４）して高速バ
ス８からの入力を切り替えるため、ＳＥＬ１３，１４へ
送出すると共に転送カウンタ値ｉを初期値１に設定（手
順Ｓ２５）する。この結果、Ｒ／Ｗ制御信号ｄはＳＥＬ
１４を介してタイミング制御部１２へ送出される。
ジ１０では、転送制御信号ｊを受けたアドレスレジスタ
１６が別に受けた全転送アドレス信号ｇを保持（手順Ｓ
２１）すると共にＲ／Ｗ制御信号ｄを発生（手順Ｓ２
２）してＳＥＬ１４へ送出する。また、転送カウンタ１
５は、転送ワード数ｈを受付け（手順Ｓ２３）した際に
転送モード選択信号ｃを発生（手順Ｓ２４）して高速バ
ス８からの入力を切り替えるため、ＳＥＬ１３，１４へ
送出すると共に転送カウンタ値ｉを初期値１に設定（手
順Ｓ２５）する。この結果、Ｒ／Ｗ制御信号ｄはＳＥＬ
１４を介してタイミング制御部１２へ送出される。
【００６７】次いで、アドレスレジスタ１６は保持した
先頭の転送アドレス信号ｇ（Ａｄｒ−１）を抽出（手順
Ｓ２６）してＳＥＬ１３に送出すると共にアドレスラッ
チパルスｆを発生（手順Ｓ２７）してタイミング制御部
１２に出力する。タイミング制御部１２はＳＥＬ１３を
介して受けた転送アドレス信号ｇ（Ａｄｒ−１）をアド
レスラッチパルスｆでラッチしたのち、低速バス９のア
ドレスバスに、書込み先のＭＥＭ−Ｓ７における最初の
アドレスＡｄｒ−１を送出（手順Ｓ２８）する。
先頭の転送アドレス信号ｇ（Ａｄｒ−１）を抽出（手順
Ｓ２６）してＳＥＬ１３に送出すると共にアドレスラッ
チパルスｆを発生（手順Ｓ２７）してタイミング制御部
１２に出力する。タイミング制御部１２はＳＥＬ１３を
介して受けた転送アドレス信号ｇ（Ａｄｒ−１）をアド
レスラッチパルスｆでラッチしたのち、低速バス９のア
ドレスバスに、書込み先のＭＥＭ−Ｓ７における最初の
アドレスＡｄｒ−１を送出（手順Ｓ２８）する。
【００６８】タイミング制御部１２は、Ｉ／Ｏ−Ｓ６か
らＭＥＭ−Ｓ７へデータを書き込む場合、取り込んだ信
号をリタイミングして、低速バス９のアドレスバスに転
送アドレス信号ｅに基づくＭＥＭ−Ｓ７のアドレスＡｄ
ｒ−１を送出した後、読取りストローブを発生（手順Ｓ
２９）してＩ／Ｏ−Ｓ６に送出し、次いで、書込みスト
ローブをＭＥＭ−Ｓ７に送出（手順Ｓ３０）する。
らＭＥＭ−Ｓ７へデータを書き込む場合、取り込んだ信
号をリタイミングして、低速バス９のアドレスバスに転
送アドレス信号ｅに基づくＭＥＭ−Ｓ７のアドレスＡｄ
ｒ−１を送出した後、読取りストローブを発生（手順Ｓ
２９）してＩ／Ｏ−Ｓ６に送出し、次いで、書込みスト
ローブをＭＥＭ−Ｓ７に送出（手順Ｓ３０）する。
【００６９】この手順に対応して、書込みの対象となる
データ（以後、Ｄａｔａｌと呼称する）を出力するＩ／
Ｏ−Ｓ６は、低速バス９上に書込みストローブに同期さ
せて最初のＤａｔａｌ（Ｄ−１）を出力する。このＤａ
ｔａｌ（Ｄ−１）を書き込むＭＥＭ−Ｓ７は、低速バス
９上の読取りストローブに同期させて低速バス９のアド
レスバスにあるアドレスＡｄｒ−１に基づいて低速バス
９上に出力されたＤａｔａｌ（Ｄ−１）を書き込む。
データ（以後、Ｄａｔａｌと呼称する）を出力するＩ／
Ｏ−Ｓ６は、低速バス９上に書込みストローブに同期さ
せて最初のＤａｔａｌ（Ｄ−１）を出力する。このＤａ
ｔａｌ（Ｄ−１）を書き込むＭＥＭ−Ｓ７は、低速バス
９上の読取りストローブに同期させて低速バス９のアド
レスバスにあるアドレスＡｄｒ−１に基づいて低速バス
９上に出力されたＤａｔａｌ（Ｄ−１）を書き込む。
【００７０】バスブリッジ１０では、タイミング制御部
１２が書取りプローブをカバーする時間長の読取りプロ
ーブを消滅（手順Ｓ３１）した際、ＤＭＡ転送の最初の
ＤＭＡサイクルが終了する。
１２が書取りプローブをカバーする時間長の読取りプロ
ーブを消滅（手順Ｓ３１）した際、ＤＭＡ転送の最初の
ＤＭＡサイクルが終了する。
【００７１】ＤＭＡサイクルが終了した手順Ｓ３１に次
いで、転送カウンタ１５は転送カウンタ値ｉを転送ワー
ド数ｈと比較（手順Ｓ３２）する。
いで、転送カウンタ１５は転送カウンタ値ｉを転送ワー
ド数ｈと比較（手順Ｓ３２）する。
【００７２】手順Ｓ３２が「ＮＯ」で転送カウンタ値ｉ
と転送ワード数ｈとが一致しない場合、転送カウンタ１
５は、転送カウンタ値ｉをインクリメント（手順Ｓ３
３）してアドレスレジスタ１６へ先頭になった次の転送
アドレス信号ｇの抽出を指示する。アドレスレジスタ１
６は保持されている次の転送アドレス信号ｇ（Ａｄｒ−
２）を抽出（手順Ｓ３４）してＳＥＬ１３に送出し、ア
ドレスラッチパルスｆを発生してタイミング制御部１２
に出力する上記手順Ｓ２７以降の手順に戻る。
と転送ワード数ｈとが一致しない場合、転送カウンタ１
５は、転送カウンタ値ｉをインクリメント（手順Ｓ３
３）してアドレスレジスタ１６へ先頭になった次の転送
アドレス信号ｇの抽出を指示する。アドレスレジスタ１
６は保持されている次の転送アドレス信号ｇ（Ａｄｒ−
２）を抽出（手順Ｓ３４）してＳＥＬ１３に送出し、ア
ドレスラッチパルスｆを発生してタイミング制御部１２
に出力する上記手順Ｓ２７以降の手順に戻る。
【００７３】上記手順Ｓ３２が「ＹＥＳ」で、転送カウ
ンタ値ｉと転送ワード数ｈとが一致した場合、転送カウ
ンタ１５は転送モード選択信号ｃを消滅させてＳＥＬ１
３，１４の切替えを復旧させると共にアドレスレジスタ
１６により発生したＲ／Ｗ制御信号ｄを消滅（手順Ｓ３
５）させ、ＤＭＡ転送終了信号をＤＭＡＣ３０へ送出
（手順Ｓ３６）する。この手順Ｓ３６により、図６に示
されるように、ＤＭＡＣ３０がＩ／Ｏ−Ｓ６に対するＤ
ＭＡアクノリッジ信号ａおよびＤＭＡリクエスト信号ｂ
を消滅させてＤＭＡ転送手順が終了する。
ンタ値ｉと転送ワード数ｈとが一致した場合、転送カウ
ンタ１５は転送モード選択信号ｃを消滅させてＳＥＬ１
３，１４の切替えを復旧させると共にアドレスレジスタ
１６により発生したＲ／Ｗ制御信号ｄを消滅（手順Ｓ３
５）させ、ＤＭＡ転送終了信号をＤＭＡＣ３０へ送出
（手順Ｓ３６）する。この手順Ｓ３６により、図６に示
されるように、ＤＭＡＣ３０がＩ／Ｏ−Ｓ６に対するＤ
ＭＡアクノリッジ信号ａおよびＤＭＡリクエスト信号ｂ
を消滅させてＤＭＡ転送手順が終了する。
【００７４】この第２の実施の形態では、第１の実施の
形態においてＤＭＡＣが実行していた転送カウンタの処
理がバスブリッジに移行したため、低速バスに接続され
た装置間のＤＭＡ転送中でも、高速バスに接続された装
置間のＤＭＡ転送が可能となりデータ転送の効率向上を
実現することができる。
形態においてＤＭＡＣが実行していた転送カウンタの処
理がバスブリッジに移行したため、低速バスに接続され
た装置間のＤＭＡ転送中でも、高速バスに接続された装
置間のＤＭＡ転送が可能となりデータ転送の効率向上を
実現することができる。
【００７５】この第２の実施の形態における説明で、転
送アドレス信号の全てをＤＭＡＣからバスブリッジへ移
行するとしたが、アドレスのＤＭＡ転送処理動作のみを
バスブリッジに移して転送アドレスはＤＭＡＣのアドレ
スレジスタから抽出する構成でもよい。
送アドレス信号の全てをＤＭＡＣからバスブリッジへ移
行するとしたが、アドレスのＤＭＡ転送処理動作のみを
バスブリッジに移して転送アドレスはＤＭＡＣのアドレ
スレジスタから抽出する構成でもよい。
【００７６】上記記述ではデータをＩ／Ｏ−ＳからＭＥ
Ｍ−ＳへのＤＭＡ転送として図示し説明したが逆方向の
データ転送でもよく、また、Ｉ／Ｏ−Ｈ、ＭＥＭ−Ｈ、
Ｉ／Ｏ−Ｓ、およびＭＥＭ−Ｓそれぞれを一個として図
示し説明したが複数でも同様な処理により機能を発揮す
ることができる。
Ｍ−ＳへのＤＭＡ転送として図示し説明したが逆方向の
データ転送でもよく、また、Ｉ／Ｏ−Ｈ、ＭＥＭ−Ｈ、
Ｉ／Ｏ−Ｓ、およびＭＥＭ−Ｓそれぞれを一個として図
示し説明したが複数でも同様な処理により機能を発揮す
ることができる。
【００７７】また、上記記述では、ブロックおよび手順
を図示して説明したが、機能の分離併合によるブロック
の変更、または手順の前後の入替えなどは、上記機能を
満たす限り自由であり、上記説明が本発明を限定するも
のではない。
を図示して説明したが、機能の分離併合によるブロック
の変更、または手順の前後の入替えなどは、上記機能を
満たす限り自由であり、上記説明が本発明を限定するも
のではない。
【００７８】
【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。
のような効果を得ることができる。
【００７９】第１の効果は、低速バスに接続された装置
間のＤＭＡ転送中に高速バスをデータ転送に使用できる
ことにより、データ転送効率を向上できることである。
間のＤＭＡ転送中に高速バスをデータ転送に使用できる
ことにより、データ転送効率を向上できることである。
【００８０】その理由は、低速バスに接続された装置間
のＤＭＡ転送中の場合でも、バスブリッジに設けたセレ
クタ（ＳＥＬ）により高速バスからの入力を切り離し、
高速バスを介することなく高速バスに接続されるＤＭＡ
Ｃとの間で転送されるＤＭＡ転送制御信号をＤＭＡＣか
ら直接入力することができるので、高速バスの利用が可
能になるからである。
のＤＭＡ転送中の場合でも、バスブリッジに設けたセレ
クタ（ＳＥＬ）により高速バスからの入力を切り離し、
高速バスを介することなく高速バスに接続されるＤＭＡ
Ｃとの間で転送されるＤＭＡ転送制御信号をＤＭＡＣか
ら直接入力することができるので、高速バスの利用が可
能になるからである。
【００８１】第２の効果は、部品点数の増加および構成
の変更を最小限に抑えているので、システム構成を簡易
化できることである。
の変更を最小限に抑えているので、システム構成を簡易
化できることである。
【００８２】その理由は、低速バスに接続された装置間
のＤＭＡ転送中の場合、高速バスを介することなく高速
バスに接続されるＤＭＡＣとの間で転送されるＤＭＡ転
送制御信号をＤＭＡＣから直接入力することにより高速
バスからの入力を切り離すためのセレクタ（ＳＥＬ）の
みを従来の構成に追加してバスブリッジに設けているか
らである。
のＤＭＡ転送中の場合、高速バスを介することなく高速
バスに接続されるＤＭＡＣとの間で転送されるＤＭＡ転
送制御信号をＤＭＡＣから直接入力することにより高速
バスからの入力を切り離すためのセレクタ（ＳＥＬ）の
みを従来の構成に追加してバスブリッジに設けているか
らである。
【００８３】第３の効果は、上述した第２の実施の形態
において、低速バスに接続された装置間のＤＭＡ転送中
にＤＭＡＣが高速バスを使用できることにより、データ
転送効率を上述した第１の効果におけるよりも更に向上
できることである。
において、低速バスに接続された装置間のＤＭＡ転送中
にＤＭＡＣが高速バスを使用できることにより、データ
転送効率を上述した第１の効果におけるよりも更に向上
できることである。
【００８４】その理由は、ＤＭＡＣが行なっていた少な
くとも転送ワード数のカウント処理を、バスブリッジに
移行させ、低速バスに接続された装置間のＤＭＡ転送中
にＤＭＡＣが実行する処理を皆無としたからである。
くとも転送ワード数のカウント処理を、バスブリッジに
移行させ、低速バスに接続された装置間のＤＭＡ転送中
にＤＭＡＣが実行する処理を皆無としたからである。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１における主要な信号およびデータに関する
一形態を示すタイミングチャートである。
一形態を示すタイミングチャートである。
【図３】図１における主要処理手順の一形態を示すシー
ケンスチャートである。
ケンスチャートである。
【図４】図１のＤＭＡＣにおける主要動作手順の一形態
を示すフローチャートである。
を示すフローチャートである。
【図５】本発明の図１とは別の、第２の実施の一形態を
示す機能ブロック図である。
示す機能ブロック図である。
【図６】図５における主要処理手順の一形態を示すシー
ケンスチャートである。
ケンスチャートである。
【図７】図５のバスブリッジにおける主要動作手順の一
形態を示すフローチャートである。
形態を示すフローチャートである。
【図８】従来の一例を示す機能ブロック図である。
【図９】図８における主要処理手順の一形態を示すシー
ケンスチャートである。
ケンスチャートである。
【図１０】従来の図８とは別の、第２の一例を示す機能
ブロック図である。
ブロック図である。
１、１０ バスブリッジ ２、３０ ＤＭＡＣ ３ ＣＰＵ ４ Ｉ／Ｏ−Ｈ ５ ＭＥＭ−Ｈ ６ Ｉ／Ｏ−Ｓ ７ ＭＥＭ−Ｓ ８ 高速バス ９ 低速バス １１、１２、２１ タイミング制御部 １３、１４ ＳＥＬ １５、２３、３３ 転送カウンタ １６、２５、３５ アドレスレジスタ ２２、３２ 制御レジスタ ２４、３４ 中央制御部
Claims (8)
- 【請求項１】 マイクロプロセッサに接続され高速の周
波数で動作する高速バスと遅い周波数で動作する周辺装
置を接続する低速バスとの間に接続して設けられ前記高
速バスおよび前記低速バスとの間でデータの転送を行な
うバスブリッジと、前記高速バスに接続し前記バスブリ
ッジと転送制御情報信号を授受するＤＭＡコントローラ
とを備え、前記ＤＭＡコントローラが、前記バスブリッ
ジを前記転送制御情報信号の授受により制御して前記高
速バスおよび前記低速バスのいずれか一方に接続する装
置それぞれの間で直接的にデータ転送を行なうＤＭＡ転
送方法において、 前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、 前記ＤＭＡコントローラは、前記低速バスに接続される
周辺装置からこの低速バスに接続される他の周辺装置へ
の直接的なデータ転送に関する要求を受けた際には、低
速バスでのデータ転送であるとの前記転送モード選択信
号および前記転送制御情報信号を前記バスブリッジに直
接送出して制御し、 前記バスブリッジは、受けた転送モード選択信号に基づ
いて前記高速バスからの入力を切り離し、前記ＤＭＡコ
ントローラから前記転送制御情報信号の入力を直接受け
ることを特徴とするＤＭＡ転送方法。 - 【請求項２】 請求項１において、前記ＤＭＡコントロ
ーラは、転送の対象となる全てのアドレス関連情報を前
記転送制御情報信号に加えて直接送出した後、転送終了
の通知を受けるまで前記バスブリッジとの接続から切り
離され、前記バスブリッジは、前記ＤＭＡコントローラ
から受ける全てのアドレス関連情報を一時格納し、格納
したアドレスに基づいて順次データの転送を行ない、デ
ータ転送が全て終わった際に、前記転送終了の通知を送
出することを特徴とするＤＭＡ転送方法。 - 【請求項３】 請求項１において、前記ＤＭＡコントロ
ーラは、転送ワード数情報を前記転送制御情報信号に加
えて直接送出したのち全転送アドレスを転送終了するま
で前記バスブリッジとの接続から切り離され、前記バス
ブリッジは、前記ＤＭＡコントローラから受ける転送ワ
ード数情報および転送アドレス信号を一時格納し、転送
アドレスの転送処理および前記転送ワード数情報に基づ
いて順次データの転送を行なうことを特徴とするＤＭＡ
転送方法。 - 【請求項４】 マイクロプロセッサに接続され高速の周
波数で動作する高速バスと遅い周波数で動作する周辺装
置を接続する低速バスとの間に接続して設けられ前記高
速バスおよび前記低速バスとの間でデータの転送を行な
うバスブリッジと、前記高速バスに接続し前記バスブリ
ッジに対して転送制御情報信号を送出するＤＭＡコント
ローラとを備え、ＤＭＡコントローラが、前記バスブリ
ッジを前記転送制御情報信号の送出により制御して前記
高速バスおよび前記低速バスのいずれか一方に接続する
複数の装置それぞれの間で一つのバスを用いて直接的に
データ転送を行なうＤＭＡ転送システムにおいて、 前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、 前記ＤＭＡコントローラは、前記低速バスに接続される
周辺装置からこの低速バスに接続される他の周辺装置へ
の直接的なデータ転送に関する要求を受けた際には、低
速バスでのデータ転送であるとの前記転送モード選択信
号および前記転送制御情報信号を前記バスブリッジに信
号線を介して直接出力し、 前記バスブリッジは、前記ＤＭＡコントローラから信号
線を介して受けた転送モード選択信号に基づいて前記高
速バスからの入力を切り離し、前記信号線を介して受け
る前記転送制御情報信号を前記ＤＭＡコントローラから
直接入力するように切り替えるセレクタを備えることを
特徴とするＤＭＡ転送システム。 - 【請求項５】 マイクロプロセッサに接続され高速の周
波数で動作する高速バスと遅い周波数で動作する周辺装
置を接続する低速バスとの間に接続して設けられ前記高
速バスおよび前記低速バスとの間でデータの転送を行な
うバスブリッジと、前記高速バスに接続し前記バスブリ
ッジに対して転送制御情報信号を送出するＤＭＡコント
ローラとを備え、ＤＭＡコントローラが、前記バスブリ
ッジを前記転送制御情報信号の送出により制御して前記
高速バスおよび前記低速バスのいずれか一方に接続する
複数の装置それぞれの間で一つのバスを用いて直接的に
データ転送を行なうＤＭＡ転送システムにおいて、 前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、 前記ＤＭＡコントローラは、前記低速バスに接続される
周辺装置からこの低速バスに接続される他の周辺装置へ
の直接的なデータ転送に関する要求を受けた際には、低
速バスでのデータ転送であるとの前記転送モード選択信
号、前記転送制御情報信号、全ての転送アドレス信号、
および転送ワード数情報を前記バスブリッジに信号線を
介して直接出力し、 前記バスブリッジは、前記転送モード選択信号の供給を
受けた際には、前記アドレス関連情報を前記ＤＭＡコン
トローラから直接入力して格納すると共に前記アドレス
関連情報に含まれる転送アドレス信号を順次出力し、全
ての転送アドレス信号によるデータ転送を終了したこと
を前記アドレス関連情報に含まれる転送ワード数情報に
より検出した際に終了信号を前記ＤＭＡコントローラに
通知するアドレス転送制御部と、前記高速バスからの入
力を切り離し、前記ＤＭＡコントローラから前記アドレ
ス転送制御部を介して入力した前記転送制御情報信号と
前記アドレス関連情報に含まれる転送アドレス信号とを
入力するように切り替えるセレクタとを備えることを特
徴とするＤＭＡ転送システム。 - 【請求項６】 マイクロプロセッサに接続され高速の周
波数で動作する高速バスと遅い周波数で動作する周辺装
置を接続する低速バスとの間に接続して設けられ前記高
速バスおよび前記低速バスとの間でデータの転送を行な
うバスブリッジと、前記高速バスに接続し前記バスブリ
ッジに対して転送制御情報信号を送出するＤＭＡコント
ローラとを備え、ＤＭＡコントローラが、前記バスブリ
ッジを前記転送制御情報信号の送出により制御して前記
高速バスおよび前記低速バスのいずれか一方に接続する
複数の装置それぞれの間で一つのバスを用いて直接的に
データ転送を行なうＤＭＡ転送システムにおいて、 前記低速バスに接続される周辺装置からこの低速バスに
接続される他の周辺装置への直接的なデータ転送の実行
を意味する転送モード選択信号を設け、 前記ＤＭＡコントローラは、前記低速バスに接続される
周辺装置からこの低速バスに接続される他の周辺装置へ
の直接的なデータ転送に関する要求を受けた際には、低
速バスでのデータ転送であるとの前記転送モード選択信
号、前記転送制御情報信号および転送アドレスに関する
転送ワード数情報を前記バスブリッジに信号線を介して
直接出力し、 前記バスブリッジは、前記転送モード選択信号、前記転
送制御情報信号、および前記転送ワード数情報を前記Ｄ
ＭＡコントローラから直接入力して格納すると共に転送
アドレス信号を順次中継して出力し、前記転送ワード数
情報に見合う数の転送アドレス信号のデータ転送を終了
した際に終了信号を前記ＤＭＡコントローラに通知する
アドレス転送制御部と、前記転送モード選択信号の供給
を前記アドレス転送制御部を介して受けた際には、前記
高速バスからの入力を切り離し、前記ＤＭＡコントロー
ラから前記アドレス転送制御部を介して入力した前記転
送制御情報信号に含まれる読取り／書込み制御信号およ
び前記転送アドレス信号を入力するように切り替えるセ
レクタとを備えることを特徴とするＤＭＡ転送システ
ム。 - 【請求項７】 請求項５または請求項６において、アド
レス転送制御部はアドレスレジスタおよび転送カウンタ
を有し、アドレスレジスタは一つのＤＭＡ転送手順にあ
って使用される転送アドレス信号をＤＭＡコントローラ
から入力して一時格納し、転送カウンタはアドレスレジ
スタから出力された転送ワード数をカウントして所定の
数が送出された際にＤＭＡ転送の終了を通知することを
特徴とするＤＭＡ転送システム。 - 【請求項８】 請求項４、５または６において、セレク
タは、アドレス信号および読取り／書込み制御信号それ
ぞれに対して設けることを特徴とするＤＭＡ転送システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28934299A JP3328246B2 (ja) | 1999-10-12 | 1999-10-12 | Ｄｍａ転送方法およびそのシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28934299A JP3328246B2 (ja) | 1999-10-12 | 1999-10-12 | Ｄｍａ転送方法およびそのシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001109706A JP2001109706A (ja) | 2001-04-20 |
| JP3328246B2 true JP3328246B2 (ja) | 2002-09-24 |
Family
ID=17741971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28934299A Expired - Fee Related JP3328246B2 (ja) | 1999-10-12 | 1999-10-12 | Ｄｍａ転送方法およびそのシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3328246B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006113689A (ja) | 2004-10-12 | 2006-04-27 | Fujitsu Ltd | バスブリッジ装置およびデータ転送方法 |
| JP2006215812A (ja) * | 2005-02-03 | 2006-08-17 | Renesas Technology Corp | Ｄｍａコントローラ |
| JP4969054B2 (ja) * | 2005-04-22 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 情報処理装置 |
| JP5057360B2 (ja) * | 2006-08-08 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置、データ処理装置、及び記憶装置へのアクセス方法 |
| KR101328944B1 (ko) | 2007-02-22 | 2013-11-13 | 엘지전자 주식회사 | 제어 정보 처리 장치 및 방법 |
-
1999
- 1999-10-12 JP JP28934299A patent/JP3328246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001109706A (ja) | 2001-04-20 |
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