JPS59140536A - 複数個の端末装置に接続された非同期バスと同期バスとの間の２方向デ−タ転送を制御し、各端末装置はそれ自身の同期信号を前記同期バスに送る並列インタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、処理ユニットの間の会話を可能にするインタ
フェース回路に関係し、更に特別には、非同期パスと同
期パスとの間の２方向性データ転送を制御し、且つ複数
個の端末装置に接続され、該端末装置のそれぞれはそれ
自身の同期信号を前記同期パスに送出する並列インタフ
ェースに関係する。

以下の記載において、「同期・々ス」の用語は同期信号
の制御の下で一定の、反復される期間内に（、，５−’
） データ転送が発生する支持体を意味する。

「非同期パス」の用語は任意の時刻に、又、固定されな
い時間間隔の間にデータ転送が発生する支持体を意味す
る。

以下において制御プロセッサと呼ばれ、該プロセッサが
非同期型の外部パスでデータを送受−言する処理ユニッ
トは以下に端末装置と呼ばれ、同期型のそれぞれの外部
パスにデータを送受信する複数個のユニットに接続され
なければならない処理システムにおいて、インタフェー
ス回路が非同期ハスと同期・ぐスとの間にそう人されて
相互の会話を可能にするべきである。

各端末装置がそれ自身の同期信号を持ち、それによりそ
れ自身の同期データバスでデータが転送され、前記信号
が５００μｓ又はそれ以下の場合もある比較的短い周期
を有する場合に、転送は各端末装置に対して周期毎に発
生しなければならないため、前記のインタフェース回路
は特定の実行上の間組：を与える。

更に、名目上は等しい値を持つべきである同期（乙） 信号周波数が、例えばそれらの周波数の値の制御に用い
られる各種の水晶の固有の差に起因して熱的ドリフト、
又はドッゾラ効果に遇い、該ドック。

う効果は、例えば前記の端末装置が衛星通信システムに
属する時に生ずるような特別な場合がある。

同期信号の周波数がシフトすると端末装置からの、及び
それに向けてのデータ転送においては時間重畳効果が惹
起され得る。

これらの問題は、本発明の、非同期パスと同期パスとの
間のノ方向性データ転送を制御する並列インタフェース
により解決されるもので、ここに、該インタフェースに
は複数個の端末装置が接続され、該端末装置のそれぞれ
は前記の同期パスにそれ自身の同期信号とデータ転送の
方向を決定する信号とを送出し、又、該インタフェース
は、前記同期信号の最短周期に等しい時間幅において、
少なくとも端末装置のそれぞれからの、又はそれに向け
てのデータ転送と非同期・ぐスからの、又はそれに向け
てのデータ転送を決定し、非同期パスでの転送に対して
同期パスからの、及びそれに向けての転送に優先権を割
り当て、これにより、前記同期信号の７つの・やルスを
受けた後、非同期パスからの、又はそれに向けて進行中
の転送が中断され、又は端末装置からの、又はそれに向
けて進行中の転送が終了されて前記パルスを発している
端末装置からの、又はそれに向けての転送が始動され、
且つ、前記インタフェースは複数個の端末装置からの、
又はそれに向けての転送に従事し、該端末装置は固定さ
れた優先権側により決定される時間シーケンスを有する
端末装置自身の・ぐルスを同時に送出するものである。

本発明の以上の特性並びに他の特性は添付図面を参照し
た制限のない例に与えられる以下の実施例の説明から明
らかになろう。

第１図において参照符ＢＣは図に示してない制御プロセ
ッサにインタフェースを接続する並列！方向パスを示す
。

参照符ＢＴは図に示してない端末装置にインタフェース
を接続する並列２方向パスを示す。ＢＴは全ての端末装
置に共通で、データ及びアドレスを搬送する線と、各端
末装置に特有のコマンド交換の線からなる。

本特定の実施例においてはλつの端末装置との接続の場
合が検討される。次に、接続可能の端末装置の数を増す
ように設計される特別の方法が与えられる。

以下の説明かられかるように、端末装置間で一定の時間
分割を維持することによシ全ての端末装置を接続するの
に十分な独自のパスが与えられる。

次に、パスＢＴは全ての端末装置に接続され、又、ＢＴ
上の制御信号はデータ交換に実際に含まれる端末装置を
活性化するタスクを有するＯ既に記載したように、端末
装置によるデータ交換は同期式である。このため、各端
末装置は・々スＢＴの特定の線上で共通の受話回路ＲＥ
Ｃを通してインタフェースによシ受信されたそれぞれの
同期信号を送り、又、関係する線上で各端末装置は、Ｒ
ＥＣに向うパスＢＴにおいても読み出し／書込みコマン
ド、すなわち、データ転送方向に関係する情報を送る。

次にインタフェースから端末装置へ（り） のデータ転送の可能な動作も端末装置自身の制御の上で
のみ実施される。

ＲＦＪＣは２線のそれぞれからなる接続により　ＲＥＣ
が各端末装置から受ける同期及び読み出し／書込み信号
対を出力に供給する。

ここに記載された例においては参照符号／は端末に関係
する接続を示し、以下端末／と呼ばれ、又参照符号２は
端末２に関係する接続を示す。

参照符号ＣＨ／　、ＣＨ，２は２つの認識及び調停回路
を示し、該回路は結線／及び！の端子がらパスＢＴ及び
受話器ＲｆＥＣからの同期及び読出し／書込み信号をそ
れぞれ受け、又これらの信号を結線Ｕ／、Ｕ２の出力に
供給する。

同期信号は高周波・ぐルスからなり、又、それぞれのデ
ータ転送は成るパルスとそれに続くパルスとの間の経過
時間内に行われ、従って、結線／及びノの・やルスが同
時に到達する場合はインタフェースが与える調停手順は
余分の時間遅延を導がない高速度を持たなければならな
い。

調停手順はＣＨ／及びＣＴ（，２によシ自動的に実（１
０） 行され、特にここに記載された非制限例の場合には結線
／の信号は結線λの信号に比べて常に高い優先権を持た
なければならない。結線１０では、ＣＨ／及びＣＨ，２
はそれらの入力の論理状態に関係する情報信号を交換し
、従って、２つの入力が同時に到達する場合は出力Ｕ／
の信号は出力Ｕ２の信号より常に先行する。

参照符号ＩＯＰはその高速データ転送動作が特殊化され
たマイクロプロセッサユニツ）−を示す。

該ユニットは、マイクロ命令の継続時間に等しい最大遅
延時間と共に、すなわち、進行中のマイクロ命令の端部
でしゃ断される主プログラムに関係するデータ又はアド
レス節約動作により惹起される余分の遅延を導入するこ
となしに、！つの結線Ｕ／、Ｕ２の１つに到達するデー
タ転送リフエストラ満足することが出来る。

しかし、もし転送リクエストが、例えば結線Ｕ／に到達
する瞬間には、既に、他の結線（Ｕ２）に達した転送リ
クエストを満たすことを始めている場合は進行中の転送
は次の転送が始まる前に終了される。

回路ブｏツクＩＯＰ　、ＣＨ／　、ＣＨ，２は、例えば
、インテル社の生産する集積回路ｇＯｆ９により実施さ
れ得る。

参照符号ＣＧはＩＯＰに対する時間軸として動作する通
常のクロック発生器（例えば水晶制御の）を示す。

参照符号ＢＰはマイクロプロセッサＩＯＰがコマンドや
アドレス及びデータを送るパスを示す。より特別にはア
ドレス及びデータは異なる時刻にＢＰの同一線上に存在
する。

参照符号ＢＣＯＮは通常のパスコントローラ回路を示し
、該回路はＩＯＰが記憶装置及び他の回路に向けて送出
する読出し又は書込みコマンドを・ぐスＢＰから分離す
る。

参照符号ＣＩＳは通常のチップ選択回路を示し、該回路
は記憶装置や他の回路に供される選択コマンドを・々ス
ＢＰから分離する。

参照符号ＡＤＬは通常のアドレスラッチ回路を示し、該
回路は、線７にわたってＩＯＰからＢ　ＣＯＮを通Ｌ　
テ読取り　コーｑンドを受ける時アドレスをパスＢＰか
ら分離し、且つそれらを記憶する。次にアドレスは、Ｉ
ＯＰがパスＢＰを通してデータを送る線とは異なる線に
わたってパスＢＬに送られる。

次に、パスＢＬは、データ及びアドレスが、ノ方向で、
及び並列に通過するインタフェースの局部パスである。

参照符号ＭＥＭＰは通常の固定記憶形のプログラム記憶
装置を示し、該装置は、ＩＯＰからＣＩＳ全通し、線３
′にわたって選択コマンドを受け、又ＢＣＯＮｉ通し線
３にわたって読取りコマンドを受け、且つアドレスを受
信し、パスＢＬｉ通してマイクロ命令を送出する。

参照符号ＭＥＭＤはＲＡＭ型の通常の記憶装置を示し、
該装置は、ＩＯＰからＣＩＳ　ｉ通し、線グ′にわたっ
て選択コマンドを受け、ＢＣＯＮを通し、線グ′にわた
って読出し又は書込みコマンドを、又、パスＢＬにアド
レスを受け、更に、ＩＯＰから／それに向けて、又は以
下に検討される他の回路から／それに向けて、パスＢＬ
でデータを受は又はパスＢＬでデー（／３） りを送出する。

参照符号ＤＲは通常の駆動回路を示し、該回路は、パス
ＢＬから到来し、データを書込むべき端末装置の記憶場
所に関係するアドレス（もしインタフェースから端末装
置に転送が生ずる場合は）をパスＢＴ−ｉ通して端末装
置に送出し、又、　ＢＣＯＮからの線ｊ、乙（各端子あ
たり７つ）にわたる端末選択を表わすコマンドを送出す
る。

参照符号ＴＲＣ／は通常のトランシーバを示し、パスＢ
Ｌから端子に送られなければならないデータに対し、又
、パスＢＴからインタフェースに到達するデータに対し
て！方向性受話器−送話器として動作する。データ流の
方向は線ｇにわたってＢＣＯＮから到来する読出し／書
込みコマンドによシ決定され、更にＴＲＣ／は線了′に
わたってＣＩＳから到来スるコマンドによって活性化さ
れる。

参照符号ＴＲＣ，２、ＴＲＣ３はＴＲＣ／に等価なλつ
の回路を示し、該回路は、信号に／、に２により可能可
される時それぞれパスＢＬとＢＣを・々スＢＭＢに接続
し、読出し／書込み形の通常のバッフ（／グ） ァ記憶装置ＭＭＢからの、又はそれに向けてのデータ及
びアドレスを搬送する。ＴＲＣ２におけるデータ転送の
方向はＢＣＯＮにより送られる信号７により決定され、
一方ＴＲＣ３における方向はパスＢＣを通して制御プロ
セッサにより送られるコマンドによって決定される。

参照符号ＡＲＢ　／　、　ＡＲＢ　２はλつの等価な調
停回路を示し、該回路は、それぞれ、インタフェース及
び制御プロセッサによる記憶装置ＭＭＢへのアクセスを
決定する。ＡＲＢ　／及びＡＲＢ　２はそれぞれＴＲＣ
２及びＴＲＣ３に可能化信号Ａ／及びＡ２を供給する。

ここに記載される非制限例の場合には、結線ＢＡはＡＲ
Ｂ　／とＡＲＢ　、２との間で制御信号を交換して、藺
へのアクセス要求に対しては、制御プロセッサに対して
インタフェースの優先権を決定する。結線ＢＡの信号は
、制御プロセッサ及びインタフェースによるそれぞれの
実行の際に、ＡＲＢ　／が更にブロックＣＩＳから線７
′にわたってＩＯＰによるパスＢＭＢへの特定のアクセ
ス要求を受ける「状態」、すなわち、そのような種類の
動作に対して、パスＢＣｉ通してＡＲＢ　、！に、及び
パスＢＬ′ｆ：通してＡＲＢ　／に送られる。

ＡＲＢ　／　、　ＡＲＢ　２は、例えば、インテル社の
素子ｎ♂７により実施され得る。

ブロックＡＲＢ　／　、　ＡＲＢ、２　、　ＴＲＣ，２
、ＴＲＣ：３．　ＭＭＢは「２ポート記憶装置」、すな
わち、・ぐスＢＬ及びＢＣを通しての非同期！方向性デ
ータ転送を可能にする記憶装置として技術的に公知の回
路を構成する。

第２図は、端子／によシ回路ＣＨ／に送られる（第１図
）結線／に存在する同期信号（以下信号／と呼ばれる）
の時間的に可能な傾向、及び端子！により回路ＣＨ２に
送られた結線ノに存在する同期信号の（以下信号）と呼
ばれる）２つの可能な傾向を示すもので、２つの異なる
時間期間にあると考えられ、信号／の位相と呼ばれる。

現在の制限のない例の場合には同期信号は名目的には等
しい周波数値を持つと仮定され、又、信号／及びノの低
レベルから高レベルへの遷移は（０→／）、データ流の
方向、従って端子からの、及びそれらに向けての方向と
は無関係にデータ転送動作の開始時刻を決定すると仮定
される。信号／及びノは通常は同一の周波数を有するが
、実際にはλつの周波数値はドリフト現象に起因して発
散し、従って、もし一定の時刻ｔｏに信号／の転移が発
生すると、信号λの転移が、例えば時刻ｔｌに、又は時
刻ｔ４に行われる。

インタフェースは、時刻ｔｏ以後は、第３図と組合わさ
れて説明される方式により端子／からの、又はそれに向
けてのデータ転送の動作を制御することが出来、該動作
は例えば時刻ｔ２まで継続し、その後転送動作は時刻ｔ
１に行われている信号ノの転移に関連して開始され得る
。この動作は例えば時刻ｔａｔで継続し、その後インタ
フェースは主プログラムに復帰出来る。

逆に、もし信号２の転移が、ｔ２に続く、ｔ２とｔ４　
との間の時間帯にある時刻ｔ４で生じる場合は、インタ
フェースは主プログラムに復帰し、次に、時刻ｔ４で端
子ノからの、又はそれに向けての転移の制御を開始する
。いずれにしても、インタフェースが端子に与える時間
幅の付加は常に（／７） 同期信号の周期より十分に小さくなければならず、従っ
て、該周期に等しい時間幅においては、インタフェース
は主プログラムの７部分（制御プロセッサからの、又は
それに向けてのデータ転送からなる。）を、又各端子に
対する転送を遂行することが出来る。

第３図を参照してインタフェースの動作を以下に説明す
る。すなわち前記の図には、端子からの、又はそれらに
向けてのデータ転送動作を制御するインタフェースプロ
グラムの流れ図が与えられる。

任意の時刻にマイクロプロセッサ■ｏｐ　ｒｄ　（第１
図）主プログラムに関係する演算を行っており、該演算
は制御プロセッサからの、又はそれに向けての転送から
なり得る。

前記の転送はλつの異なる、相関のない、非同期の時間
ステップにおいて実施され、７つのステップは記憶装置
ＭＥＥＭＤと肥との間の転送を処理し、他のステップは
■と制御プロセッサとの間の転送を処理する。

インタフェースによるＭＭＢにおける全てのデー（／♂
） 夕書込み動作、及びプロセッサによるデータ書込み動作
は常に同一の記憶場所から始動し、従って読出し動作は
はるかに速くなる。これらの動作は、後にまとめられる
ように、特定の組合わせのビットが書込まれる前記の初
期記憶場所の巡回試験を与え、次の場所に存在する実際
のデータを表示する。

記憶装置ＭＥＭＤ及び顕との間のデータ転送はマイクロ
プロセッサＩＯＰにより制御され、該マイクロプロセッ
サは、ＣＩＳの出力り′を通して調停回路ＡＲＢ　／に
コマンドを送ってＡＲＢ　２に供給されたコマンドによ
るパスＢＭＢ　、　ＡＲＢ　／へのアクセスを与え、制
御プロセッサと記憶装置ＭＭＢとの間で進行中の可能な
転送をしゃ断し、ＴＲＣ２に信号Ａ／を供給する。更に
、ＩＯＰは、ＢＣＯＮｉ通して、問題の動作が制御プロ
セッサにアドレスされたデータの書込みか、又は前記プ
ロセッサによりＭＭＢに予め書込まれたデータの読出し
かを表示する信号りをＴＲＣ２に送出する。

検討された巡回読出し過程に対する他の動作としてはデ
ータの有無の信号を与える場合に限ってのＭＭＢの読出
しが考えられ、この場合の信号は、次にＡＲＢ　／に通
知する調停回路ＡＲＢ　、２′ｆｆ：通して制御プロセ
ッサにより送出され得る。

記憶装置ＭＭＢと制御プロセッサとの間の転送はプロセ
ッサ自身によって制御され、該プロセッサは調停回路Ａ
ＲＢ　２に与えられるコマンドを通してパスＢＭＢへの
アクセスを周期的に要求する。もしＢＭＢがＩＯＰによ
り制御される優先権の転送に未だ含まれない場合は、プ
ロセッサは、ＭＭＢとＭＥＭＤとの間の転送に関係する
方法と類似の方式でＴＲＣ３全通してＭＭＢの読出し、
又は書込み動作を始動することが出来る。

第３図に示すように、インタフェースは任意の時刻には
待機状態（ブロック３０）にあり、この間にインタフェ
ースは端子からのリクエストを待機しながら主プログラ
ムを実行する。信号／又はノのリクエストが到達すると
、インタフェースは待機状態を去り、進行中のマイクロ
命令の端部で主プログラムを中断し、リクエストを発し
ている端末を識別する（ブロック３／）。次にインタフ
ェースはリクエストが読取りリクエストＲか書込みリク
エストＷかを決定する（ブロック３，２）。

ここで読取りとはインタフェースから端子への転送方向
を意味し、又書込みとはこれと反対の方向を意味する。

書込み信号Ｗが与えられると、インタフェースは回路Ｄ
Ｒ（第１図）を通して送られる信号により端末及びその
記憶装置の含まれる部分のアドレス指定を開始する（ブ
ロック３３）。次にインタフェースはプログラムで制御
されたカウンタをプリセットし、進行中の転送データの
バイト数を計数する（ブロック３４’）。

一般には、端末の記憶装置のアドレスに関する情報及び
転送されるべきバイト数に関する情報はインタフェース
のプログラム記憶装置ＭＥＭＰ内に固定され記憶される
。しかし、正常動作中は前記のデータは特定の要件を満
たすために変化させることが出来、一般に高いインテリ
ジェンス素子（桟状の場合には制御プロセッサ）が一時
的、又は、（２／） 一定の前記の変動を制御する。

いずれにしても、カウンタがその最大値に達する時転送
は中断される。

次に、ＴＲＣ／　−ｉ通して端末からデータの記憶装置
ＭＥＭＤ　（第１図）へと転送が開始される（ブロック
３３）。

次に、インタフェースは受信されたばかりのデータに関
する処理（ブロック３乙）、例えば、前記データの書式
をあて先の機能に合わせるなどの処理が可能なステップ
が行われる。次に、これらのデータが、制御プロセッサ
に、又は、参照符号ｃｐ及びＴ（ブロック３７の試験Ｃ
Ｐ　／Ｔ　）によりそれぞれ第３図に示された他の端末
装置に送られるべきか否かに従って、インタフェースは
記憶装置ＭＥＭＤの適切な領域に前記データを書込み（
ブロック３ｇ、３り）、又、該データが端末装置に送ら
れるべき場合は、これらのデータはその次の読取りリク
エストに従って端末装置に書込まれ、更に、制御プロセ
ッサに送られるべき時は、既に検討した対応する会話手
順により端末装置に送られ（２，！　） る。

逆に、リクエストが読取りリフニス）Ｒの場合は、イン
タフェースは、転送されるべきデータが記憶装置ＭＥＭ
Ｄ内にあるか否か全チェックしくブロック３１０）、否
定の場合インタフェースは主プログラムに戻り、肯定の
場合は該インタフェースは端末装置及び含まれる記憶装
置の部分（ブロック３／／）’ｚアドレスし、又、転送
されるべきデータバイトのカウンタを計数にプリセット
する（ブロック３／２）。

次にインタフェースは記憶装置ＭＩＩＥＭＤからＴＲＣ
／（第１図）を通した端末装置への転送を開始させる（
ブロック３／３）。転送が終了するとインタフェースは
主プログラムに復帰する。

ＭＥＭＤとＭＭＢとの間の、ＩＯＰにより制御される進
行中の転送は端末からのリクエストによシ中断され、一
方、制御プロセッサとＭＭＢとの間で進行中の転送は、
インタフェースにより制御される端末装置からの、及び
それに向けての転送と同期することが出来、中断される
こ°とはない。

制御プロセッサから端末装置へのデータ転送、又はその
逆のデータ転送は、転送手順が短縮されるように、デー
タがインタフェースにより処理されることなしに発生す
る。

実際には、制御プロセッサはインタフェースを制御する
ことが出来、従って端末装置からのデータは記憶装置Ｍ
ＭＢに直接書込まれることが出来、次に該記憶装置から
前記のデータはプロセッサ自身により読取られ、ＭＥＭ
Ｄへの中間の転送が回避される。逆方向の場合には、Ｖ
ＷｉＢ内の制御プロセッサにより書込まれたデータは行
き先の端末装置に直接送られることが出来、又この場合
にはＭＥＭＤへの中間の転送が回避される。

本発明の目的を逸脱することなしに記載の実施例に対し
変更並びに修正が可能である。

例えば、第≠図は第１図のインタフェースの回路修正を
示したものであり、接続可能端子の数を≠にしたもので
ある。

ＩＯＰに等価な補足的なマイクロプロセッサユニットＩ
ＯＰ　／が設けられる。ＩＯＰ／も、又、クロック発生
器ＣＧにより同期付けられる。

ユニッ）　ＩＯＰ　、　ＩＯＰ　／は適当な内部回路に
より決定される固定された優先側に従ってパスＢＰをア
クセスし、結線≠０は前記内部回路を接続し、該回路は
、記載された例において、・ぐスＢＰへのアクセスのた
めにＩＯＰ／に対してＩＯＰの優先権を決定する信号を
相互に交換する。

ＩＯＰ／はＣＨ／及びＣＨ２に類似の２つの回路ＣＨ３
，ＣＨ≠に接続され、該回路はそれぞれ２つの他の端末
／′及び２′からの読出し／書込み信号及び同期信号を
受け、又、結線ｌｌ−／で、線１０における信号と同種
の情報信号を交換し、これによシ端末／′及び２′から
の同期信号のための、端子／及びλのために与えられ、
既に記載された手順に等価な調停手順が実行される。

ＩＯＰ　／はＩＯＰに関して記載された手順に類似の手
順により制御プロセッサと端末／′及び２′との間のデ
ータ転送を制御する。

接続可能端末装置の数は、明らかに、期待された程増加
することは出来ず、これは、端末装置の（２ｊ） それぞれに供される最小時間間隔が存在するためで、又
、該時間間隔の和は同期信号の周期に比べて十分に小さ
くなければならない。

【図面の簡単な説明】

一第１図は本発明によるインタフェースのブロック図で
あり、 一第２図は同期信号の可能な時間的傾向を示し、−第３
図は端子からの、及びそれに向けてのデータ転送を制御
するインタフェースプログラムの部分に関する流れ図を
示し、 一第≠図はインタフェースに接続可能な端末装置数を増
す可能な方法を示すものである。 ＣＧ　　　　　　　　　クロック発生器ＩＯＰ　　　　
　　　　　　マイクロプロセッサユニットＢＣＯＮ　　
　　　　　　　パスコントローラ回路ＣＨ／、ＣＨ２認
識及び調停回路 ＡＲＢ　／　、　ＡＲＢ　２　　　　調停回路ＩｊＣ，
ＢＴ　　　　　　並列ノ方向バスＴＲＣ／　、　ＴＲＣ
ノ、ＴＲＣ３）ランシーバＭＭＢ　　　　　　　　　バ
ッファ記憶装置（２乙） ＢＭＢ　、　Ｂ　Ｐ　　　　　　パス ＡＤＬ　　　　　　　　　　アドレスラッチ回路に／、
に２　　　　　　信号 Ｍ■ＭＰ　　　　　　　　　固定記憶形プログラム記憶
装置 ＭＥＭＤ　　　　　　　　　ＲＡＭ形記憶装置ＲＥＣ受
話回路 ＤＲ駆動回路 Ｕ／、Ｕ２．／、２．１０　　結線 ＣＩＳ　　　　　　　　　チッゾ選択回路代理人の氏名
　　川原１）−穂 （２７）

Claims (3)

【特許請求の範囲】
1. （１）非同期パスと同期パスとの間の２方向データ転送
   を制御し、複数個の端末装置が接続され、該端末装置の
   それぞれは前記の同期パスに端末装置自身の同期信号と
   データ転送の方向を決定する信号とを送出する並列イン
   タフェースにおいて、該インタフェースは、前記同期信
   号の最短周期に等しい時間期間内に、少なくとも端末装
   置のそれぞれからの、又は、それに向けてのデータ転送
   と非同期パスからの、又は、それに向けてのデータ転送
   とを決定し、非同期パスにおける転送に対して同期パス
   からの、及びそれに向けての転送に優先権を割り当て、
   これにより、前記同期信号の７つのパルスを受けた後、
   非同期パスからの、又は、それに向けて進行中の転送が
   中断され、又は、前記パルスを送出して端末装置からの
   、又はそれに向けての転送を始動させている端末装置か
   らの、又はそれに向けて進行中の転送を終わらせ、且つ
   、複数個の端末装置からの、又はそれらに向けての転送
   に従事し、前記端末装置は固定された優先側により決定
   される時間シーケンスを有する端末装置自身のパルスを
   同時に送出している装置からなることを特徴とする同期
   パスと非同期パス間の２方向データ転送を制御する並列
   インタフェース。
2. （２）　　−前記の同期パス（ＢＴ）及び受話器（ＲＥ
   Ｃ）を通して前記の同期信号及び方向決定信号を受け、
   又、入力において受信された信号の論理レベルの情報信
   号（１０，≠／）を交換し、これにより前記の固定優先
   権の規則に従って受信された信号を出力（Ｕｉ＋Ｕｚ）
   において供給する、各端末装置あたり７個の認識及び調
   停回路（ＣＨ／、ＣＨ２゜ＣＨ３，ＣＨ≠）と、 一人力パス（ＢＬ　）に接続された第１のデータ記憶装
   置（ＭＥＭＤ　）と、 （）） −第１の（ＴＲＣ，り、２方向性受話器と第２の（ＴＲ
   Ｃ３）！方向性受話器に接続され、該受話器はそれぞれ
   順に前記内部パス（ＢＬ）及び前記非同期パス（ＢＣ）
   に接続される第２データ記憶装置（ＭＭＢ　）と、 一コマンド信号を受けると、それぞれ前記第１の（ＴＲ
   Ｃ２）又は前記第２の（ＴＲＣ３）、２方向性愛話器に
   可能可信号（Ａ／、Ａ、２）を供給してこれらの受話器
   を前記第２のデータ記憶装置（ＭＭＢ　）に接続し、又
   、制御信号（ＢＡ）を交換して前記第１のノ方向性受話
   器の前記第１の記憶装置への接続の優先権を決定する第
   １（ＡＲＢ／）及び第、２（ＡＲＢ、２）の調停回路と
   、 −制御信号（、！ｉ”）を受信した後、前記同期パス（
   ＢＴ）’ｅ前記内部パス（ＢＬ　）に接続する第３の！
   方向性受話器（ＴＲＣ／）と、 一前記認識及び調停回路（ＣＩ（／　、　ＣＨ２、ＣＨ
   ３゜ＣＨＩＩ−）から前記の同期及び方向決定信号を受
   け、且つ、前記内部パス（ＢＬ）に接続され、前記第１
   の調停回路（ＡＲＢ　／　）に制御信号を供給し、且つ
   、前記内部パス（ＢＬ）及び前記第１の！方向性受話器
   （ＴＲＣ２）を通して前記第１の（ＭＥＭＤ　）及び第
   ２の（Ｉｌｉ’１ＭＢ　）データ記憶装置との間のデー
   タ転送を決定し、又、少なくとも７つのマイクロノロセ
   ッサユニットが同期信号のノｆルスを受ける時進行中の
   マイクロ命令の端部で前記第１及び第２のデータ記憶装
   置との間の転送を妨害し、前記内部及び同期パスに接続
   された駆動回路を通しての前記同期パス（ＢＴ）におけ
   る端末識別信号と制御及び方向決定信号を前記第３の２
   方向性愛話器（ＴＲＣ／）に送って該第３のノ方向性受
   話器を通して前記の第１記憶装置（ＭＥＭＤ　）と前記
   同期パスとの間のデータ転送を決定し、該転送は中断さ
   れることなしに終了する少なくとも７つのマイクロプロ
   セッサユニット　（ＩＯＰ　　、　　ＢＣＯＮ　　、　
   　ＣＩＳ　　、　　ＡＤＬ　　、　　ＭＥＭＰ　　、　
   　ＣＧ　　。 ｌ０ＰＩ　） とからなることを特徴とする特許請求の範囲第１項に記
   載の同期パスと非同期パス間の！方向データ転送を制御
   する並列インタフェース。
3. （３）前記第１記憶装置（ＭｇＭＤ　）と前記同期パス
   （ＢＴ）との間の転送は、前記非同期パスからの制御信
   号を受ける前記第２の調停回路（ＡＲＢ　、２）によシ
   可能可される前記第２の２方向性愛話器（ＴＲＣ３）を
   通しての前記非同期パス（ＢＣ）と前記第２の記憶装置
   （ＭＭＢ　）との間のデータ転送とは無関係であり、従
   って前記の転送は該データ転送と同時に生じ得ることを
   特徴とする特許請求の範囲第２項に記載の同期パスと非
   同期パス間の！方向性データ転送を制御する並列インタ
   フェース。