JPH07504050A

JPH07504050A - コンピュータ化データ採取用周辺ｉ／ｏバス及びプログラム可能バスインターフェース

Info

Publication number: JPH07504050A
Application number: JP2512249A
Authority: JP
Inventors: ベイコン，ガイ　ポール
Original assignee: シュルンベルジュ　テクノロジー　コーポレーション
Priority date: 1989-08-18
Filing date: 1990-08-13
Publication date: 1995-04-27
Also published as: NO300790B1; AU6288090A; NO911511L; WO1991003022A1; CA2039150A1; EP0439594B1; EP0439594A1; DE69016991D1; NO911511D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】コンピュータ化データ採取用周辺Ｉ１０バス及びプログラム可能バスインターフェース技術分野本発明は、コンピュータ人出力（１１０）バス、一つのバスへ別のバスへインターフェースさせる装置、及びコンピユータ化データ採取に関するもので初期のコンピュータをベースとしたデータ採取システムが設計されていた時には、採取プロセサのメモリ空間内のレジスタ内に入れるべきデータをどこから採取するかについてハードウェアをマツプすることが通常であった。そのことは、一つの命令サイクルにおいて１ワードのデータを採取することが可能なプロセサにとって簡単で且つ直感的なインターフェースを与えていた。しかしながら、コンピュータのアーキテクチャが進展するにつれて、プロセサに対する命令サイクルが短縮化される一方、採取バスのサイクル時間は短縮されていない。これらの新しいアーキテクチャの場合には、命令の実行時間はモハヤ人出力（Ｉｌｏ）バスのサイクル時間と同等のものではない。そのことは、プロセサが周辺ハードウェアからデータを採取するためのプロセサ時間に対するコストを増加させている。

新しいコンピュータメモリもかなり高速化されており、多くの最近のコンピュータアーキテクチャは、メモリをプロセサのＩ１０バスに付けるのではなく専用のメモリバスを与えている。そのことは、メモリをＩ１０レジスタとは著しく異なった装置とさせている。従って、プロセサ時間におけるＩ１０アクセスは、メモリアクセスよりもより一層高価なものとなっている。これら二つのことを区別することができないアーキテクチャは、システムからの最大性能を引出すために使用することは不可能である。

プロセサＩ１０処理時間を減少させるために、周辺機器は直接メモリアクセス（ＤＭＡ）タイプのインターフェースを使用して構成されている。プロセサによって周辺機器からデータをとり且つそのデータをメモリ内に入れる代わりに、メインプロセサバスの制御を行ない且つ何らプロセサが関与することなしにデータをメモリに直接入れたり又はメモリから直接取出したりするためのインターフェースが構成されている。ＤＭＡタイプのインターフェースは、可及的に最高のメモリ転送速度を与えており且つプロセサＩ１０処理時間を減少させている。

しかしながら、今日使用されている多くの周辺機器は、ＤＭＡ能力を有するものではないばかりか、データを収集するためにプロセサが関与することを必要としている。この様な周辺機器はプロセサの関与を必要とすることがなく且つＤＭＡタイプの転送のためにブロック毎の採取プロセサに対してそれらのデータを小綺麗にパッケージするように再設計することが可能ではあるが、既に市場において使用されている周辺機器に対しては何ら効果がなく、巨大な資本投資を必要とする。

しかしながら、プロセサの関与なしでＤＭＡを介しての周辺装置によるデータ転送は、特に、コンピユータ化したデータ採取適用に対しては適切なものである。

コンピユータ化したデータ採取システム番よ、ストリームタイプのアーキテクチャと呼ばれるものに基づくものとすることが可能である。即ち、このシステムは、データのストリームを介して通信を行なう一組の同時的に実行するプログラムモジュールから構成されている。周辺装置によって供給されるデータストリームは、必要性が生じた場合（こりザーブされ且つ保持するデータがもはや必要な一重項合（こは自由状態とされるバッファ内に保持される。メモリ管理システムは、これらの〕（・ソファを形成し、どのものが可変データを有しているかをチェックし、且つ既に終了したデータを有するものを再配置させる。ＤＭＡ採取モードの場合には、データカ（ストＩＪ−ム−の上部において実体化され、且つ該システムの残部を介して流れる。従って、ＤＭＡ能力なしで既存の周辺データ収集装置を使用するコンピユータ化データ採取システムにおいてＤＭＡを実現する手段に対する必要性が存在している。

多くのタイプのデータ採取装置も、適切に動作するためにプロセサの関与を必要としており、そのことはプロセサに関して更に付加的な要求を与えている。例えば、この様なプロセサの関与としては、データの収集を開始させ且つデータ収集動作の完了に対するチェックを行なうための周辺装置に対する人力を包含している。

更にプロセサのオーバーヘッドに付加することとしては、別々の装置から収集されたデータを関係付けることであり、そのことは収集したデータが有用な形態となる前に何らかの態様でその収集したデータをプロセサが操作することを必要としている。例えば、二つの異なったデータ源が相互作用を行なう必要がある場合がある。プロセサへ入力する前にデータ相互作用が行なわれる場合には、プロセサのオーバーヘッドを減少させることが可能である。

発明の要約本発明は、データ採取周辺装置をメインデータ採取プロセサへインターフェースさせるための周辺■１０バス及びプログラム可能インターフェース装置を提供している。データ採取周辺装置は、周辺Ｉ１０バスへ接続されており、該Ｉ（スには、インターフェース装置によりメインブロセサノ（スに対する直接。

的なインターフェースが設けられて（する。データ採取周辺装置のレジスタは、メインブロセサノ（ス上１こメモリマツプさせることが可能である。周辺１１０バスは、バスマスターとして作用するインターフェース装置を具備するマスター／スレーブタイプである。このインターフェース装置は、メインプロセサバスサイクルを周辺１１０／（スサイクルへ変換し、且つその逆変換を行なう。このインターフェース装置は、更に、周辺バス上に位置されて（する装置の間でデータを転送することが可能であり、且つプロセサの関与を必要とする装置に対して制御機能を実行することが可能である。このインターフェース装置は、更に、二重ボート型ランダムアクセスメモ１ノ（ＲＡＭ）が具備されており、該メモ１月ヨ、このインターフェース装置及びメインブロセサノくス上：こ位置されているマスター装置によってアクセスすることが可能であり、従ってメインプロセサとプログラム可能インターフェース装置との間１こお０て通（言手段を与えている。

このＲＡＭは、更に、通常の書込みサイクルによるか又はＤＭＡを介しての何れ力１によってメインプロセサバス上においての後の転送のために周辺装置上の装置によって収集されたデータを格納するために使用することも可能である。

従って、メインプロセサバスとインターフェースされるデータ採取周辺装置に対して専用の周辺Ｉ１０バスを提供することが本発明の目的の一つである。

メインプロセサバスを周辺Ｉ１０バスとインターフェースさせるためのプログラム可能バスインターフェース装置を提供することも本発明の目的の一つである。

プログラム可能インターフェース装置が周辺１１０バス上のスレーブ周辺装置に対して制御機能を実施することが可能であり且つそれらの間でデータを転送することが可能であることが本発明の別の目的とするところである。

バスインターフェースが周辺Ｉ１０バス上に位置されている周辺装置からメインプロセサバスへ収集したデータをＤＭＡブロックモードで転送することが可能であることが本発明の更に別の目的とするところである。

本発明のこれら及びその他の目的、特徴及び利点は、添付の図面及び請求の範囲を参照し好適実施例に関する以下の詳細な説明を一読することにより当業者にとって明らかなものとなる。

図面の簡単な説明第１図は、周辺Ｉ１０バスを使用するコンピユータ化データ採取システムの概略図である。

第２図は本発明に基づく周辺バスの概略図である。

第３図はバスマスターの概略図である。

第４図はバスマスターのより詳細な概略図である。

好適実施例の詳細な説明第１図は、本発明に基づく周辺Ｉ１０バスを使用するコンピユータ化データ採取システムの概略図である。簡単化のために、周辺Ｉ１０バス１０は、伸縮自在に示してあり、従ってそれとインターフェースする周辺データ採取装置７０は、性能上の劣化を発生することなしに本システムの残部から物理的に離れた位置に置くことが可能である。周辺１１０／（ス１０は、バスインターフェース装置５０を介して、メインプロセサバス３０とインターフェースされている。メインプロセサバス３０に接続して、関連する周辺機器と共にメインデータ採取プロセサ９０が設けられている。図示した特定の実施例においては、全ての構成要素は、二つの周辺Ｉ１０バスを直接的に相互接続した冗長な構成としである。

ここで説明する周辺Ｉ１０バス１０は、単一マスター／複数スレーブバスである。周辺Ｉ１０バス１０は、ここではバスマスター５０として言及するインテリジェントバスインターフェース装置によって、メインプロセサバス３ｏヘインターフエースされている。周辺Ｉ１０バス１０は、本システムに対して、一般的なインタラブド及び簡単なアドレス／データインターフェースを与えている。データ採取周辺装置のレジスタは、メインプロセサバス３ｏ上にメモリマツプされる。

バスマスター５０は、メインプロセサバスサイクルを周辺バスサイクルへ変換し且つその逆変換を行なう。例えば読取り一修正−書込みサイクル及びＤＭＡなどのような高次バス機能もバスマスター５０によって実行される。

第２図を参照して、特定の実施例に基づく周辺■１０バス１０の構成について説明する。アドレスラインＡＤＤＲ（１−１３）は、バスマスターから、周辺Ｉ１０バス上に存在する全てのスレーブに対してアドレス情報を送給する。１３個のアドレスラインのアドレス範囲は８キロワードである。データラインＤＡＴＡ　（１−１６）は、メインプロセサバス３０とスレーブデータ採取周辺装置７０との間で双方向にデータを送給する。

周辺Ｉ１０バス１０の残りのラインは制御ラインである。ＷＲラインは、読取リサイクル期間中低状態であり、且つ書込みサイクル期間中高状態である。

ＴＯ／ＴＩ信号は、完全なワード、低バイト又は高バイトがアクセスされるべきであるか否か又はインタラブドがアクノレツジされているかに従ってアクセスのタイプを区別する。ＭＳＴＢ信号は、周辺Ｉ１０バスに対するストローブ信号であり、且つ全ての制御データ及びアドレスラインが有効であり且つ安定である後に活性化される。ＭＳＴＢ信号は、全ての信号が該バス上で安定化し且つスレーブが該アドレス及び制御ラインをデコードする時間を有するまで、活性化されることはない。ＤＯＮＥ信号は、それがトランザクションを終了したことの信号を発生するまでスレーブによって活性化される。このＤＯＮＥ信号は、該バス上のデータを読取ることが可能であることをバスマスター５０に対して信号を送る。

ＤＯＮＥ及びＭＳＴＢ信号はインターロックされ、従ってトランザクションによって必要とされる時間は、スレーブがどれほど速くそれに対して応答することが可能であるかということに依存している。

バスマスター５０は、そのスレーブがＭＳＴＢ信号を検知した後の特定した時間以内にＤＯＮＥ信号を活性化させることを要求する。このメカニズムは、周辺Ｉ１０パススレーブの不健全な状態又はそれが不存在であることを検知するために使用される。何れかの周辺Ｉ１０バスサイクルがメインプロセサバスと独立的なものとすることが可能であるという事実は、特定のタイムアウト値に到達するために考慮されねばならない。即ち、このバスマスターは、更に、周辺バスサイクルを開始させることが可能である。メインプロセサが周辺Ｉ１０バスと通信を行なおうとする場合及びメインプロセサバスサイクルがこの様な周辺Ｉ１０バスサイクルが開始した直後に開始する場合に問題が発生する可能性がある。タイムアウトが発生する前にメインプロセサバス関連サイクルが行なわれるように所定の時間で周辺１１０バス関連サイクルが完了することを保証するために、完全な周辺Ｉ１０バスサイクルは、メインプロセサバスのタイムアウト値の半分を超えるものであってはならない。更に、この値から、プロトコル、伝搬及びマスターオーバーヘッドを差引いて、タイムアウトが発生する前にスレーブが動作せねばならない時間期間が与えられる。

二つのインクラブドラインＨＲＥＷ及びＬＲＥＱは、データ採取周辺装置７ｏが発生することが可能な二つのタイプのインタラブドを供給する。周辺装置７０は、ある周辺装置が他のものよりも本質的に一層高い優先度を有するようにデージチェーン構成とされている。インタラプトアクルッジＩ　ＡＣＫＩＮ／ＩＡＣＫＯＵＴラインが、このデージチェーンを介してアクティブ低アクルッジを伝搬させるために使用されている。ＨＲＥＱは、スレーブ装置がメインプロセサをインタラブドせねばならない場合にスレーブ装置７０によって発生されるホストインクラブド要求である。このＨＲＥＱ要求は、メインプロセサバス３０がスレーブ装置に対するバスマスター５０によって発生されたインタラブド信号を受付けた後においてのみアクルツジされる。ＬＲＥＱは、バスマスター５０をインタラブドするためにスレーブ装置によって発生される局所的インタラブド要求であり、バスマスターがその要求を受取るや否やアクルッジされる。インタラブドベクトルは、周辺Ｉ１０バスを介してアクルツジ信号と共に読取りサイクルに類似したサイクルで転送され、インタラブドが発生したことをバスマスター５０へ知らせる。アドレスラインのうちの一つＡＤＤＲｌは、ホスト又はローカル（局所的）の何れのインタラブド要求がアクルッジされるかを表わすために使用される。次いで、バスマスター５０は、その信号をメインプロセサ９０に対する適宜のインタラブド信号へ変換する。

ＲＥＳＥＴラインは、周辺Ｉ１０バス上の全てのスレーブ装置７０を既知の状態とさせるために使用される。二つの異なったリセット機能を与えることが可能である。スレーブ装置が既知の状態へ変化される前に、進行中のバスサイクルが終了するまでソフトリセットが待機する。ハードリセットは、バスの現在の状態を無視し且つ直ぐにその効果を発生させる。周辺Ｉ１０バスが静止状態にある間にそれらが活性化される場合には、ソフ：・リセットとハードリセットとの間に差異はない。バスマスターは、何れかのリセットを活性化させ、且つ周辺Ｉ１０バスが何時静止状態であり且つ何時静止状態ではないかをチェックする。それがソフトリセット要求を受取る場合には、バスマスター５０は、現在のサイクルを完了し、次いでＲＥＳＥＴ信号を活性化させる。

ハードリセット要求が受取られる場合には、バスマスター５０が直ぐにＲＥＳＥＴ信号を活性化させる。

従って、バスマスター５０は、二つの異なった種類のリセットを取扱い且つリセットのためにバス上において単に一つの信号ラインが使用されるに過ぎない。

第３図を参照すると、インテリジェントバスインターフェース装置、即ちバスマスター５０が、メインプロセサバスインターフェース５１８１周辺■１０バスインターフェース５１ｂ１プログラム可能マイクロコントローラ５２、メインプロセサバスインターフェース５１ａ又はマイクロコントローラ５２の何れかによってマイクロコントローラバス９２を介してアクセスすることが可能な二重ボート型ＲＡＭ５３、及び二重ボート型ＲＡＭの内容の幾つかをブロックモードＤＭＡにおいてメインプロセサバスへ転送する場合に使用されるＤＭＡカウンタ５４を有している。このメインプロセサバス及び周辺ノ（スインターフエース５１ａ及び５１ｂは、相互接続されており、従って周辺バスに対するメインプロセサバスサイクルは、該回路の残部からの関与なしで変換させることが可能である。二重ボート型ＲＡＭ５３及び周辺Ｉ１０バスインターフェース５１ｂは、マイクロコントローラバス９２を介してインターフェースされている。マイクロコントローラ５２は、二重ボート型ＲＡＭ５３及び周辺Ｉ１０／＜スインターフエース５１ｂの両方に対するアクセスを有しており、且つそれらの間の転送を制御する。メインプロセサバスインターフェース５１ａは、二重ボート型ＲＡＭ５３上の任意の位置に対する読取り／書込みアクセスを有している。ＤＭＡカウンタ５４は、メインプロセサバスアドレススペース内の何れかへ又は何れかから二重ボート型ＲＡＭ５３内の指定したメモリブロックへ又はブロックからデータを転送することが所望される開始アドレスをう・ソチし、且つＤＭＡサイクル期間中に自動的にインクリメントする。ＤＭＡ操作がマイクロコントローラ５２によってセットアツプされ且つ管理され、従って異なる寸法の転送が任意の二つの宛て先の間でアレンジすることが可能である。

バスマスター５０は、メインプロセサをインタラブドするための二つのメカニズムをサポートしている。周辺Ｉ１０バス１０上の周辺装置７０は、上述した周辺Ｉ１０バスのホストインタラブドメカニズムを使用してメインプロセサ９０をインタラブド、即ち中断させることが可能である。これらのインタラブドは、素通りされるので、固定したベクトルを有している。マイクロコントローラ５２も、メインプロセサ９０をインタラブドさせることが可能である。この後者のインタラブドδためのインタラブドベクトルは、二重ボート型ＲＡＭ５３上に格納され、従ってプログラム可能である。メインプロセサ９０は、更に、二重ボート型ＲＡＭ５３内の特定の位置に書込みを行なうことによって、マイクロコントローラ５２をインタラブドさせることが可能である。

バスマスター５０のより詳細な概略図を第４図に示しである。以下の説明においては、バスマスター５０の動作を制御する外部論理回路によって発生される制御信号を参照して説明する。この外部回路は、以下に説明する如きある条件に応答して当業者に公知の方法によってこれらの信号を発生する。

バスマスター５０によって行なわれる機能の一つは、メインプロセサバス３０のサイクルを周辺バスサイクルへ変換し且つその逆の変換を行なうことを可能とすることである。メインプロセサバス３０及び周辺バス１０の両方から受取られる信号に応答して外部論理回路は、適宜の時間において制御信号を発生し、メインプロセサバスから周辺バスへのアドレス及び制御信号の通過及びこれら二つのバスの間に介装されるトライステートバッファ増幅器をイネーブルさせることによるこれら二つのバスの間のデータ信号の双方向の通過を行なうことを可能とする。

図示した特定の実施例においては、メインプロセサバス３０は、時間多重によりデータ及びアドレスに対して共通のラインを使用している。バスマスター５０及び周辺バス１０及びメインプロセサバス３０の両方との間のバッファ型接続が、第４図に示した如く設けられている。メインプロセサバス３０からのアドレス信号は、アドレスラッチ７６内への５ＹＮＣパルスの活性化によってラッチされる。５ＹＮＣは、メインバスによって発生される信号であり、アドレス（データではない）が該バス上を送給されていることを表わす。メインプロセサバス読取り又は書込みサイクル期間中に、アドレスが周辺バスのアドレス範囲内にある場合には、ＥＮＱＴＯＧＡ信号が外部回路によって活性化されて、トライステートバッファ１１をイネーブルし且つ周辺Ｉ１０バス１０のアドレスライン１０ｂへ該アドレスをバスさせる。書込みサイクル期間中におけるメインプロセサバス３０からのデータ信号は、バッファ８１がＥＮＱＴＯＧＡ信号と同様に発生されるＥＮＱＴＯＧ信号の活性化によってイネーブルされる場合に、周辺Ｉ１０バス１０のデータライン１０ａへ素通りされる。読取リサイクル期間中、周辺Ｉ１０バス１０ａからのデータは、ＬＤＧＴＯＱ信号の活性化によってデータラッチ７０内にラッチされる。ＬＤＧＴＯＱ信号は、メインプロセサバスサイクルによって開始される周辺バス読取りサイクルの完了後に発生される。ＧＲＤ信号は、同様に発生されてバッファ８２をイネーブルし、且つ該データをトライステートバッファ３１を介してメインプロセサバス３０ヘバスさせる。従って、バスマスター５０は、メインプロセサバス３０による周辺Ｉ１０／＜ス１０への直接的なアクセスを可能とする。

メインプロセサバス３０は、更に、二重ボート型ＲＡＭ５３をアクセスすることが可能である。アクセスされるべき位置のアドレスは、最初に、周辺バスアクセスに対して上述した如くアドレスラッチ７６内にラッチされ、且つマルチプレクサ６０によって二重ボート型ＲＡＭ５３のＡＤＤＲＲポートヘバスされる。書込みサイクル期間中、メインプロセサバス３０からのデータは、ＤＡＴＡＲとして示したボートを介してアドレスされた位置内に直接的に書込まれる。ＷＲＱＲ信号が、該アドレスが二重ボート型ＲＡＭ５３のアドレス範囲内のものである場合にはメインプロセサバス書込みサイクル期間中に活性化されて、バッファ８３をイネーブルし、且つＲＡＭ５３に対する書込みイネーブル（ＷＥＮＲ）人力として作用する。読取リサイクル期間中、二重ボート型ＲＡＭ５３内のアドレスされた位置からのデータは、ＬＤＲＴＯＱ信号によってデータラッチ７５内にラッチされ且つバッファ８４によってメインプロセサバス３０ヘバスされる。該アドレスが二重ボート型ＲＡＭ５３のアドレス範囲内にある場合にはＲＤＱＲ信号が、メインプロセサバス読取リサイクル期間中に活性化され、バッファ８４をイネーブルし、且つＲＡＭ５３への出力イネーブル（ＯＥＮＲ）人力として作用する。

該データをデータラ・ツチ７５内にラッチさせるＬＤＲＴＯＱ信号は、ＲＤＱＲが活性化される場合に、サイクルの開始時に活性化される。

二重ボート型ＲＡＭ５３は、更に、マイクロコントローラバス９２を介してマイクロコントローラ５２によってアクセスすることが可能である。従って、ＲＡＭ５３は、メインプロセサとマイクロコントローラ５２との間の通信手段として作用することが可能である。本明細書の説明の便宜上、「マイクロコントローラ」という用語は、実行可能なコードを有するメモリ　（例えば、リードオンリーメモリ、即ちＲＯＭ）を包含するものと仮定している。一方、勿論、マイクロコントローラ５２は、二重ボート型ＲＡＭ５３内に格納されている命令を実行することが可能である。本実施例におけるマイクロコントローラバス９２は、１６ビツトアドレスバス９２ａを具備する８ビツトデータバス９２ｄである。第４図に示した如く、二重ボート型ＲＡＭ５３のアドレスボートＡＤＤＲＬに対してアドレスライン９２ａが接続されているに過ぎない。データが、１６ビツト交換バス５５が接続されている二重ボートＤＡＴＡＬを介して、ＲＡＭ５３のアドレスされた位置へ及び該位置からデータが流れることが可能である。周辺バスからのＷＲ倍信号びその反転信号は、それぞれ、ＲＡＭ５３に対する書込みイネーブル及び出力イネーブル入力として使用される。交換バス５５が、双方向トライステートバッファ５６を介してマイクロコントローラデータバス９２ｄと通信を行なう。

マイクロコントローラ５２が二重ボート型ＲＡＭ５３をアクセスする場合には、該ＲＡＭ内の特定の位置のアドレスがマイクロコントローラアドレスバス９２ａ上に置かれる。しかしながら、二重ボート型ＲＡＭ５３の寸法は、該ＲＡＭのアドレス空間を完全に特定するためにマイクロコントローラアドレスバス９２ａの１６ビツトの全てが必要とされることがないように選択される。従って、該アドレスフィールドのエキストラなビットのうちの一つが、マイクロコントローラアドレスデコーダ９３によって使用されて、二重ボート型ＲＡＭ５３へ書込まれるか又はそれから読取られるべきデータの送信元又は宛て先を特定する。データがマイクロコントローラ５２によってＲＡＭ５３から読取られる場合には、アドレスデコーダ９３が、該マイクロコントローラの内部レジスタへデータを送給する双方向バッファ５６をイネーブルするか、又は該データをデータレジスタ７４内にラッチする。データレジスタ７４内のデータは、周辺バス１０を介して送り出すことが可能である。好適実施例においては、周辺バスアドレスがマイクロコントローラによって１６ビツトアドレスレジスタ７１内に書込まれる場合に、周辺バス書込みサイクルが外部回路によって自動的に開始される。周辺バスのアドレス空間は１３ビツトであるに過ぎないので、該アドレスフィールド内のエキストラなビットのうちの一つを使用して、読取り又は書込み周辺バスサイクルを開始させるべきであるか否かを特定することが可能である。アドレスデコーダ９３は、アドレスレジスタ７１への書込み動作期間中に、アドレスレジスタ７１のアドレスがマイクロコントローラアドレスバス９２ａの上に存在する場合に、ラッチング遷移を与える。周辺バス書込みサイクル期間中に外部回路によってＥＮＧＤＯ信号が活性化されてバッファ７４ｇをイネーブルさせる。

マイクロコントローラによってＲＡＭ５３内にデータを書込むべき場合には、アドレスフィールドのエキストラなビットを使用して、双方向バッファ５６をイネーブルさせてデータの送信元をマイクロコントローラの内部レジスタとさせるか、又はバッファ７３ａをイネーブルさせて送信元をデータレジスタ７３とさせる。アドレスレジスタ７１内に周辺バスアドレスを書込むことによって、周辺バス１０からデータをデータレジスタ７３内に読込むことが可能であり、そのことは、周辺バス読取りサイクルを自動的に開始させ、アドレスフィールド内のエキストラなビットのうちの一つを使用して書込みに対しての読取りを特定する。読取リサイクル期間中において、ＬＤＧ　Ｉ信号は外部回路によってアサート、即ち活性化されて、該データをレジスタ７３内にラッチさせる。読取り及び書込み周辺バスサイクルの両方の期間中に、ＥＮＣＴＯＧＡ信号が活性化されてバッファ７１ａをイネーブルし且つ５アドレスレジスタ７１の内容を周辺アドレスバス１０ｂ上にバスさせる。従って、アドレスレジスタ７１、データ入力レジスタ７３及びデータ出力レジスタ７４を使用して、バスマスターは、周辺バス１０上に位置されている装置の間でデータを移動させることが可能であり、且つ二重ボート型ＲＡＭに対して又はそれからデータを移動させることが可能である。

二重ボート型ＲＡＭ５３とメインプロセサバス３０との間のＤＭＡも実施することが可能である。このＤＭＡ動作は、マイクロコントローラ５２によって読取られる二重ボート型ＲＡＭ内の所定の位置内に書込みを行なうことによってメインプロセサによって開始される。この所定の位置における情報は、転送されるべきＤＭＡブロックの寸法、及びそれから読取られるべき又はそれへ書込まれるべきメインプロセサバス３０に関する開始アドレスを包含している。次いで、バスマスター５０は、メインプロセサバス３０の特定のプロトコルに従ってＤＭＡ動作を開始させる。ＤＭＡ動作が開始する前に、マイクロコントローラ５２は、メインプロセサバス３０上でアクセスされるべき位置の開始アドレスをＤＭＡカウンタ５４内の第一カウンタ内に書込む。マルチプレクサ６０は、マイクロコントローラ５２の制御下において、二重ボート型ＲＡＭにおけるＤＭＡブロックの開始アドレスをバスするように構成されており、該アドレスは、ＤＭＡカウンタ５４内の第二カウンタＣＮＴによって発生される別の４ビット信号に付随させたＦＮＵＭという記号の付けた信号である。ＤＭＡカウンタ５４内に含まれるメインプロセサバスアドレス及びＣＮＴの両方が、ＤＭＡ動作期間中に、逐次的にインクリメントされる。ＲＤＱＲ，ＷＲＱＲ，ＬＤＲＴＯＱ信号も、メインプロセサバス３０によって二重ボート型ＲＡＭ５３のアクセスに関して上述した如く活性化される。この動作期間中にＥＮＤＭＡＱＡ信号が活性化されてバッファ５４ａをイネーブルさせる。

メインプロセサバス３０又はマイクロコントローラ５２の何れかによりアクセスサイクル期間中に周辺Ｉ１０バス１０上のスレーブが応答をしなかった場合には、アドレス、ＴＯｌＴｌ、ＷＲラインが、特定したタイムアウト期間の後に、エラーラッチ７２内にラッチされる。従って、このラッチされた信号は、バイト明細と共に、アクセスされるべく試みられたアドレスを有しており、且つそのサイクルタイプが読取りであったか又は書込みであったかを表わす。

三つの種類のインタラブドがバスマスター５０によってサポートされている。最初のものは、マイクロコントローラ５２がメインプロセサをインクラブドするものである。その場合には、マルチプレクサ６０がスイッチされて、二重ボート型ＲＡＭ５３内のその特定の位置をアクセスするＩ　ＮＴＡＤＤＲという符号の付いた信号を認知する。特定の種類のインタラブドに対応するインタラブドベクトルが、アドレスＩ　ＮＴＡＤＤＲを有する位置内に書込まれ、それは、該インタラブドをメインプロセサバス３０上において要求させる。次いで、該インタラブドベクトルがデータラッチ７５を介してメインプロセサバス３０ヘパスされる。

周辺Ｉ１０バス１０上のスレーブは、更に、メインプロセサを直接的にインタラブドすることが可能である。そのインクラブドがアクルッジされる場合には、該スレーブは、インタラブドベクトルを、データラッチ７０を介してメインプロセサバス３０へ送給する。３番目の種類のインクラブドは、周辺Ｉ１０パススレーブがマイクロコントローラ５２をインクラブドする場合である。

上述した如く、このことは、スレーブ装置がＬＲＥＱラインをアサート、即ち活性化する場合に発生する。このインクラブドは、マイクロコントローラ５２がアドレスラッチ７１内に書込みを行なうことによってアクルッジされる。

従って、バスマスター５０は、メインプロセサバスサイクルを周辺Ｉ１０バスサイクルへ変換すると共にＤＭＡなどのような高速採取機能を実行する二つの目的を果たしている。バスマスター５０の柔軟性は、更に、周辺Ｉ１０バス１０上の装置をメインプロセサに対して異なったものに見えるようにするために使用することが可能である。

次いで、ウェルロギング（さく井検層）データ採取システムにおける本発明の具体的適用例について説明する。このシステムにおいては、ダウンホールに位置されたウェルロギング用ツール（工具）からのデータが、遠隔システムを介して、地表へ伝送される。別体の深さシステムが、典型的に、ウェルロギング用ツールのダウンホールの深さをチェックする。遠隔システム及び深さシステムの両方は、周辺Ｉ１０バス１０に対してインターフェースされている。マイクロコントローラ５２は、深さシステムから深さを読取り、次いでその深さを特定した時間間隔で遠隔システムへ書込むようにプログラムすることが可能である。この様に、別々の遠隔システム及び深さシステムが、メインプロセサによる干渉なして、一体化した遠隔／ｉｌさシステムのように見えるようにさせることが可能である。

その他の適用においては、周辺Ｉ１０バス１０に関するプロセサの干渉を必要とするデータ採取装置が、マイクロコントローラ５２によって制御させることが可能である。従って、データは、二重ボート型ＲＡＭ５３内に書込み且つそれから読取ることが可能である。二重ボート型ＲＡＭ５３内のデータを、ＤＭＡ処理により出力させるか、又はデータ採取装置の動作の制御するための責務から解放されているメインプロセサによって単純に読取ることが可能である（例えば、アナログ・デジタル変換を開始し、且つデータの読取る前に動作の完了状態をチェックする責務など）。

前述した特定の実施例に関連して本発明を説明したが、多くの変更例、変化例及び修正を行なうことが可能であることは当業者に自明である。これらの変更例、変化例及び修正は、添付の請求の範囲及びその精神の範囲内に入るものであることが意図されている。

国際調査報告 −一−ＩＬ−一−ｋ　ＰＣ？／υＳ　９０７０４５６Ｂ国際調査報告フロントページの続き（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＩＴ、ＬＵ、ＮＬ、ＳＥ）。

０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＭ、ＧＡ、ＭＬ、ＭＲ，ＳＮ、　ＴＤ、　ＴＧ）、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、ＦＩ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、ＭＣ，ＭＧ、ＭＷ、Ｎ０９Ｒ○、ＳＤ、ＳＯ

Claims

【特許請求の範囲】

１．メインプロセサバスを周辺バスへインターフェースさせる装置において、インターフェース装置とメインプロセサバス及び周辺バスの両方との間におけるパッファ型接続、適宜の制御信号に応答してメインプロセサバスサイクルを周辺バスサイクルへ変換し且つ周辺バスサイクルをメインプロセサバスサイクルへ変換する手段、関連するマイクロコントローラアドレス及びデータバスと関連するマイクロコントローラ、前記マイクロコントローラと前記メインプロセサバスとの間のデータ通信をイネーブルさせる手段、前記周辺バスを介してデータを読取り且つ書込むために前記マイクロコントローラをイネーブルさせる手段、を有する装置。
２．請求の範囲第１項において、前記マイクロコントローラとメインプロセサバスとの間のデータ通信をイネーブルさせる手段が、第一ポートを介して前記メインプロセサバス上にアクセス可能であり且つ第二ポートを介して前記マイクロコントローラバス上にアクセス可能な二重ポート型ＲＡＭを有することを特徴とする装置。
３．請求の範囲第２項において、前記周辺バス上のデータを読取り及び書込みするために前記マイクロコントローラをイネーブルする手段が、前記マイクロコントローラにより周辺バスアドレスを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記周辺アドレスバス上をそのアドレスを出力するアドレスレジスタ、前記周辺データバスからのデータを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記マイクロコントローラデータバス上に出力するデータ入力レジスタ、前記マイクロコントローラデータバス上のデータを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記周辺データバス上に出力するデータ出力レジスタ、を有することを特徴とする装置。
４．メインプロセサバスを周辺バスへインターフェースする装置において、前記メインプロセサバスが一対のラインに亘ってデータ及びアドレス信号を時間多重し且つ前記周辺バスが別のデータ及びアドレスバスを有しており、関連するアドレス及びデータバスを具備するマイクロコントローラ、第一ポートを介して前記メインプロセサバスへアクセス可能であり且つ第二ポートを介して前記マイクロコントローラバスへアクセス可能な二重ポート型ＲＡＭ、前記インターフェース装置と前記メインプロセサバス及び前記周辺バスの両方との間のバッファ型接続、適宜の制御信号によってイネーブルされた場合に前記周辺バス上に前記メインプロセサバスから受取ったデータ信号を出力する手段、適宜の制御信号によってイネーブルされた場合に前記周辺バス上に出力するために前記メインプロセサバスからのアドレス信号をラッチングする手段、適宜の信号によってイネーブルされた場合に前記メインプロセサバス上に出力するために前記周辺バスからのデータ信号をラッチングする手段、前記マイクロコントローラによって周辺バスアドレスを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記周辺アドレスバス上にそのアドレスを出力するアドレスレジスタ、前記周辺データバスからデータを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記マイクロコントローラデータバス上に出力するデータ入力レジスタ、前記マイクロコントローラデータバス上のデータを入力することが可能であり適宜の制御信号によってイネーブルされた場合に前記周辺データバス上に出力するデータ出力レジスタ、を有することを特徴とする装置。
５．請求の範囲第４項において、更に、逐次的にインクリメントすることが可能なメインプロセサバスアドレスを前記マイクロコントローラによって格納することが可能な第一カウンタ、前記二重ポート型ＲＡＭ内の所定の位置のアドレスの一部として使用するために逐次的にインクリメントすることが可能な信号を発生する第二カウンタ、前記第二カウンタ信号へ付随させた場合にＤＭＡ動作を介して前記メインプロセサバス上に出力すべきメモリブロックの開始アドレスを形成するアドレスを、メインプロセサバスからか又は送信元からの何れかから前記二重ポート型メモリの第一アドレスポートへバスさせるために前記マイクロコントローラによって制御可能なマルチプレクサ、を有することを特徴とする装置。
６．請求の範囲第４項において、更に、前記周辺バスによるエラー信号の活性化により前記周辺バスアドレス及び制御信号をラッチするためのエラーレジスタを有することを特徴とする装置。
７．請求の範囲第４項において、前記マイクロコントローラが前記二重ポート型ＲＡＭ内に格納されているプログラム可能インタラプトベクトルで前記メインプロセサをインタラプトすることが可能であることを特徴とする装置。
８．請求の範囲第４項において、前記マイクロコントローラが、前記二重ポート型ＲＡＭ内の特定の位置が前記メインプロセサによって書込まれる場合に、インタラプトされることを特徴とする装置。
９．請求の範囲第４項において、前記アドレスレジスタ内への周辺バスアドレスの書込みが、前記アドレスフィールド内のエキストラビットの状態に従って周辺バス読取り又は書込みサイクルの何れかを開始させ、更に、前記アドレスレジスタ内に格納されているアドレスを持った位置に書込まれるか又はその位置から読取られるデータが、それぞれ、前記データ出力レジスタから読取られるか又は前記データ入力レジスタ内に書込まれるかの何れかであることを特徴とする装置。
１０．請求の範囲第４項において、前記二重ポート型ＲＡＭの第二データポートが、交換バスを介して、前記データ入力及びデータ出力レジスタへ接続されており、前記交換バスが、双方向トライステートバッファを介して前記マイクロコントローラデータバスと通信することを特徴とする装置。
１１．請求の範囲第４項において、更に、マイクロコントローラアドレスデコーダを有しており、前記マイクロコントローラアドレスバス上の二重ポート型ＲＡＭアドレスの活性化が、前記アドレスデコーダによってデコードされ、読取りサイクル期間中に、前記アドレスされた位置からのデータが前記マイクロコントローラの内部レジスタか又は前記データ出力レジスタの何れかの中に前記マイクロコントローラアドレスフィールド内のエキストラビットの状態に従って読込まれ、更に、書込みサイクル期間中に、前記マイクロコントローラアドレスフィールド内のエキストラビットの状態に従って、前記マイクロコントローラの内部レジスタか又は前記データ入力レジスタの何れかからアドレスされた位置内にデータが書込まれることを特徴とする装置。