JP2000148664A - Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法 - Google Patents
Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法Info
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- G06F13/4004—Coupling between buses
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Abstract
(57)【要約】
【課題】 バス・トランザクションを操作することによ
り、ＰＣＩエージェント・デバイスが予め保有していな
いＰＣＩコンフィグレーション領域を仮想的に付加し、
それにより拡張されたＰＣＩコンフィグレーション領域
の情報をもとにＰＣＩ機能を拡張する技術を提供するこ
と。 【解決手段】 ＰＣＩ機能拡張制御回路１は、ＰＣＩバ
ス１０１、及びＰＣＩバス１０２のトランザクションを
監視し、所望するコンフィグレーション領域へのアクセ
スの場合、バス・スイッチ４に開閉制御信号を出力させ
る。バス・スイッチ４は、ＰＣＩ機能拡張制御回路１か
らの開閉制御信号を受信するとＰＣＩバス１０１とＰＣ
Ｉバス１０２とを切断、又は接続する。ＰＣＩ機能拡張
制御回路１は、ＰＣＩバス１０１、又はＰＣＩバス１０
２に所望のＰＣＩ制御信号を出力する。
り、ＰＣＩエージェント・デバイスが予め保有していな
いＰＣＩコンフィグレーション領域を仮想的に付加し、
それにより拡張されたＰＣＩコンフィグレーション領域
の情報をもとにＰＣＩ機能を拡張する技術を提供するこ
と。 【解決手段】 ＰＣＩ機能拡張制御回路１は、ＰＣＩバ
ス１０１、及びＰＣＩバス１０２のトランザクションを
監視し、所望するコンフィグレーション領域へのアクセ
スの場合、バス・スイッチ４に開閉制御信号を出力させ
る。バス・スイッチ４は、ＰＣＩ機能拡張制御回路１か
らの開閉制御信号を受信するとＰＣＩバス１０１とＰＣ
Ｉバス１０２とを切断、又は接続する。ＰＣＩ機能拡張
制御回路１は、ＰＣＩバス１０１、又はＰＣＩバス１０
２に所望のＰＣＩ制御信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩバスシステ
ムにおいて、ＰＣＩエージェント・デバイスが予め保有
していないＰＣＩコンフィグレーション領域を仮想的に
付加し、拡張されたＰＣＩコンフィグレーション領域の
情報をもとにＰＣＩ機能を拡張する技術に関する。
ムにおいて、ＰＣＩエージェント・デバイスが予め保有
していないＰＣＩコンフィグレーション領域を仮想的に
付加し、拡張されたＰＣＩコンフィグレーション領域の
情報をもとにＰＣＩ機能を拡張する技術に関する。
【０００２】
【従来の技術】ＰＣＩ（Peripheral Component Interco
nnect ）は、米Ｉｎｔｅｌ社が中心となって提唱したバ
ス規格である。ＰＣＩバス規格では、ＰＣＩバスのデー
タ転送に参加するデバイスのことをＰＣＩエージェント
デバイスと呼んでいる。
nnect ）は、米Ｉｎｔｅｌ社が中心となって提唱したバ
ス規格である。ＰＣＩバス規格では、ＰＣＩバスのデー
タ転送に参加するデバイスのことをＰＣＩエージェント
デバイスと呼んでいる。
【０００３】また、ＰＣＩ機能は、「PCI Bus Power Ma
nagement Interface SpecificationVersion１．０」PCI
Special Interest Groupに記されるように、ＰＣＩエ
ージェント・デバイスの持つＰＣＩコンフィグレーショ
ン領域に対し、ＰＣＩ機能情報を予め格納することによ
り実現される。そこで、従来ＰＣＩバスシステムにおい
て、既存のＰＣＩエージェントデバイスに対してコンフ
ィグレーション領域の拡張、及びコンフィグレーション
領域を使用した機能の拡張を行う際には、そのＰＣＩエ
ージェントデバイスの設計を変更してやり直すか、又は
ＰＣＩエージェントデバイスの前段に拡張したいコンフ
ィグレーション領域、もしくは拡張したいコンフィグレ
ーション領域を使用した機能を持つ新たなデバイスを配
置することにより行っていた。
nagement Interface SpecificationVersion１．０」PCI
Special Interest Groupに記されるように、ＰＣＩエ
ージェント・デバイスの持つＰＣＩコンフィグレーショ
ン領域に対し、ＰＣＩ機能情報を予め格納することによ
り実現される。そこで、従来ＰＣＩバスシステムにおい
て、既存のＰＣＩエージェントデバイスに対してコンフ
ィグレーション領域の拡張、及びコンフィグレーション
領域を使用した機能の拡張を行う際には、そのＰＣＩエ
ージェントデバイスの設計を変更してやり直すか、又は
ＰＣＩエージェントデバイスの前段に拡張したいコンフ
ィグレーション領域、もしくは拡張したいコンフィグレ
ーション領域を使用した機能を持つ新たなデバイスを配
置することにより行っていた。
【０００４】その一つの手法として、たとえば「PCI to
PCI Bridge Architecture Specification」(PCI Speci
al Interest Group ）によって提案されているＰＣＩ−
ｔｏ−ＰＣＩブリッジがある。この提案は、複数のＰＣ
Ｉバスを構成する際の第１のＰＣＩバス（プライマリバ
ス）と、第２のＰＣＩバス（セカンダリバス）とを中継
するためのブリッジ回路の制御方式に関するガイドライ
ンを記述したものである。
PCI Bridge Architecture Specification」(PCI Speci
al Interest Group ）によって提案されているＰＣＩ−
ｔｏ−ＰＣＩブリッジがある。この提案は、複数のＰＣ
Ｉバスを構成する際の第１のＰＣＩバス（プライマリバ
ス）と、第２のＰＣＩバス（セカンダリバス）とを中継
するためのブリッジ回路の制御方式に関するガイドライ
ンを記述したものである。
【０００５】以下、この提案について詳細に説明する。
図８は、従来のＰＣＩ−ｔｏ−ＰＣＩブリッジ回路を用
いたシステムの概略を示す図である。図８中、４１はホ
ストＣＰＵである。ホストＣＰＵ４１は、ローカルバス
（以下、プロセッサバスと呼ぶ）３００に接続され、こ
のプロセッサバス３００を介して外部周辺装置を制御す
るものである。
図８は、従来のＰＣＩ−ｔｏ−ＰＣＩブリッジ回路を用
いたシステムの概略を示す図である。図８中、４１はホ
ストＣＰＵである。ホストＣＰＵ４１は、ローカルバス
（以下、プロセッサバスと呼ぶ）３００に接続され、こ
のプロセッサバス３００を介して外部周辺装置を制御す
るものである。
【０００６】４２はメモリ部である。メモリ部４２は、
プロセッサバス３００に接続される。そして、メモリ部
４２は、データの書き込み、及び呼び出しを行うもので
ある。４３はＰＣＩホストブリッジである。ＰＣＩホス
トブリッジ３３は、ホストＣＰＵ４１が接続されるプロ
セッサバス３００と、第１のＰＣＩバス３０１とに接続
される。そして、ＰＣＩホストブリッジ３３は、プロセ
ッサバス３００と第１のＰＣＩバス３０１とをインター
フェースし、接続（データ的）させるものである。ま
た、ＰＣＩホストブリッジ３３は、メモリ部４２のアク
セス制御等を行う。
プロセッサバス３００に接続される。そして、メモリ部
４２は、データの書き込み、及び呼び出しを行うもので
ある。４３はＰＣＩホストブリッジである。ＰＣＩホス
トブリッジ３３は、ホストＣＰＵ４１が接続されるプロ
セッサバス３００と、第１のＰＣＩバス３０１とに接続
される。そして、ＰＣＩホストブリッジ３３は、プロセ
ッサバス３００と第１のＰＣＩバス３０１とをインター
フェースし、接続（データ的）させるものである。ま
た、ＰＣＩホストブリッジ３３は、メモリ部４２のアク
セス制御等を行う。
【０００７】４４は、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回
路である。ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４は、
第１のＰＣＩバス３０１と第２のＰＣＩバス３０２とに
接続される。そして、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回
路４４は、第１のＰＣＩバス（プライマリバス）３０１
とインターフェースを行う手段と、第２のＰＣＩバス
（セカンダリバス）３０２とインターフェースを行う手
段とを有する。更に、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回
路４４は、ＰＣＩバス規格に基づくＰＣＩ空間（コンフ
ィグレーション領域）等が設定されるコンフィギュレー
ションレジスタ、及び双方のＰＣＩバスのバスサイクル
の受け渡しに使用されるデータバッファ等から構成され
る。そして、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４
は、第１のＰＣＩバス３０１と第２のＰＣＩバス３０２
とをインターフェースし、接続（データ的）させるもの
である。このＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４は
通常１個ないし複数個のＬＳＩで構成される。
路である。ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４は、
第１のＰＣＩバス３０１と第２のＰＣＩバス３０２とに
接続される。そして、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回
路４４は、第１のＰＣＩバス（プライマリバス）３０１
とインターフェースを行う手段と、第２のＰＣＩバス
（セカンダリバス）３０２とインターフェースを行う手
段とを有する。更に、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回
路４４は、ＰＣＩバス規格に基づくＰＣＩ空間（コンフ
ィグレーション領域）等が設定されるコンフィギュレー
ションレジスタ、及び双方のＰＣＩバスのバスサイクル
の受け渡しに使用されるデータバッファ等から構成され
る。そして、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４
は、第１のＰＣＩバス３０１と第２のＰＣＩバス３０２
とをインターフェースし、接続（データ的）させるもの
である。このＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４は
通常１個ないし複数個のＬＳＩで構成される。
【０００８】４５、及び４６はＰＣＩエージェントデバ
イスである。ＰＣＩエージェントデバイス４５は、第１
のＰＣＩバス３０１に接続されるものとする。またＰＣ
Ｉエージェントデバイス４６は、第２のＰＣＩバス３０
２に接続されるものとする。このように、プロセッサバ
ス３００から、複数個のＰＣＩバス（尚、この説明では
第１のＰＣＩバス３０１、及び第２のＰＣＩバス３０
２）が階層的に構成される。
イスである。ＰＣＩエージェントデバイス４５は、第１
のＰＣＩバス３０１に接続されるものとする。またＰＣ
Ｉエージェントデバイス４６は、第２のＰＣＩバス３０
２に接続されるものとする。このように、プロセッサバ
ス３００から、複数個のＰＣＩバス（尚、この説明では
第１のＰＣＩバス３０１、及び第２のＰＣＩバス３０
２）が階層的に構成される。
【０００９】ここで、第１のＰＣＩバス（プライマリバ
ス）３０１に接続されたデバイス（例えば、ＰＣＩホス
トブリッジ３３）から、第２のＰＣＩバス（セカンダリ
バス）３０２に接続されたデバイス（例えば、ＰＣＩエ
ージュントデバイス４６）へのアクセスが起きたものと
する。まず、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４の
第１のＰＣＩバス（プライマリバス）３０１とインター
フェースを行う手段が、そのアクセスを受け取る。そし
て、そのアクセスをＰＣＩ−ｔｏ−ＰＣＩブリッジ回路
４４の第２のＰＣＩバス（セカンダリバス）３０２とイ
ンターフェースを行う手段に渡す。すると、第２のＰＣ
Ｉバス（セカンダリバス）３０２とインターフェースを
行う手段が、第２のＰＣＩバス（セカンダリバス）３０
２上のアクセスとしてバスサイクルを発生させ、ＰＣＩ
エージュントデバイス４６にアクセスする。
ス）３０１に接続されたデバイス（例えば、ＰＣＩホス
トブリッジ３３）から、第２のＰＣＩバス（セカンダリ
バス）３０２に接続されたデバイス（例えば、ＰＣＩエ
ージュントデバイス４６）へのアクセスが起きたものと
する。まず、ＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４の
第１のＰＣＩバス（プライマリバス）３０１とインター
フェースを行う手段が、そのアクセスを受け取る。そし
て、そのアクセスをＰＣＩ−ｔｏ−ＰＣＩブリッジ回路
４４の第２のＰＣＩバス（セカンダリバス）３０２とイ
ンターフェースを行う手段に渡す。すると、第２のＰＣ
Ｉバス（セカンダリバス）３０２とインターフェースを
行う手段が、第２のＰＣＩバス（セカンダリバス）３０
２上のアクセスとしてバスサイクルを発生させ、ＰＣＩ
エージュントデバイス４６にアクセスする。
【００１０】同様に、第２のＰＣＩバス（セカンダリバ
ス）３０２に接続されたデバイスから第１のＰＣＩバス
（プライマリバス）３０１に接続されたデバイスへのア
クセスが起きたものとする。まず、ＰＣＩ−ｔｏ−ＰＣ
Ｉブリッジ回路４４の第２のＰＣＩバス（セカンダリバ
ス）３０２とインターフェースを行う手段がアクセスを
受け取り、第１のＰＣＩバス（プライマリバス）３０１
とインターフェースを行う手段に受け渡す。そして、第
１のＰＣＩバス（プライマリバス）３０１とインターフ
ェースを行う手段が、第１のＰＣＩバス（プライマリバ
ス）３０１上のアクセスとしてバスサイクルを発生さ
せ、アクセスを起こす。
ス）３０２に接続されたデバイスから第１のＰＣＩバス
（プライマリバス）３０１に接続されたデバイスへのア
クセスが起きたものとする。まず、ＰＣＩ−ｔｏ−ＰＣ
Ｉブリッジ回路４４の第２のＰＣＩバス（セカンダリバ
ス）３０２とインターフェースを行う手段がアクセスを
受け取り、第１のＰＣＩバス（プライマリバス）３０１
とインターフェースを行う手段に受け渡す。そして、第
１のＰＣＩバス（プライマリバス）３０１とインターフ
ェースを行う手段が、第１のＰＣＩバス（プライマリバ
ス）３０１上のアクセスとしてバスサイクルを発生さ
せ、アクセスを起こす。
【００１１】このように、ＰＣＩ−ｔｏ−ＰＣＩブリッ
ジ回路４４が、第１のＰＣＩバス（プライマリバス）３
０１と、第２のＰＣＩバス（セカンダリバス）３０２と
の間におけるバス調停を行うことと、ＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ回路４４自身がコンフィグレーション領域
を持つこととから、予め拡張したい機能を持つＰＣＩ−
ｔｏ−ＰＣＩブリッジ回路４４を設計することにより、
既存のＰＣＩエージェントデバイスに対して新たな機能
としてＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４のもつ機
能を追加することができる。
ジ回路４４が、第１のＰＣＩバス（プライマリバス）３
０１と、第２のＰＣＩバス（セカンダリバス）３０２と
の間におけるバス調停を行うことと、ＰＣＩ−ｔｏ−Ｐ
ＣＩブリッジ回路４４自身がコンフィグレーション領域
を持つこととから、予め拡張したい機能を持つＰＣＩ−
ｔｏ−ＰＣＩブリッジ回路４４を設計することにより、
既存のＰＣＩエージェントデバイスに対して新たな機能
としてＰＣＩ−ｔｏ−ＰＣＩブリッジ回路４４のもつ機
能を追加することができる。
【００１２】
【発明が解決しようとする課題】しかし、この従来技術
は次のような問題点があった。第１の問題点は、ＰＣＩ
−ｔｏ−ＰＣＩブリッジ回路４４は、回路的な規模が大
きいと言うことである。また、回路規模が大きいため、
設計時の負担と作成するデバイス自体の価格が高価なも
のとなる。
は次のような問題点があった。第１の問題点は、ＰＣＩ
−ｔｏ−ＰＣＩブリッジ回路４４は、回路的な規模が大
きいと言うことである。また、回路規模が大きいため、
設計時の負担と作成するデバイス自体の価格が高価なも
のとなる。
【００１３】その理由は、ＰＣＩバストランザクション
におけるデータ転送の際に、第１のＰＣＩバス（プライ
マリバス）３０１と、第２のＰＣＩバス（セカンダリバ
ス）３０２との間におけるバス調停のための制御回路
と、バス調停のために使用するデータバッファが必要と
なるためである。また、第２の問題点は、拡張する機能
に対する制御が複雑になることである。
におけるデータ転送の際に、第１のＰＣＩバス（プライ
マリバス）３０１と、第２のＰＣＩバス（セカンダリバ
ス）３０２との間におけるバス調停のための制御回路
と、バス調停のために使用するデータバッファが必要と
なるためである。また、第２の問題点は、拡張する機能
に対する制御が複雑になることである。
【００１４】その理由は、既存のＰＣＩエージェントデ
バイスの持つコンフィグレーション領域と、ＰＣＩ−ｔ
ｏ−ＰＣＩブリッジ回路のもつコンフィグレーション領
域とがまったく別のところにあるためである。そこで、
本発明は、以上の問題点を解決し、ＰＣＩホスト・ブリ
ッジからＰＣＩエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、ＰＣＩエージェン
ト・デバイスが予め保有していないＰＣＩコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
ＰＣＩコンフィグレーション領域の情報をもとにＰＣＩ
機能を拡張する技術を提供することを目的とする。
バイスの持つコンフィグレーション領域と、ＰＣＩ−ｔ
ｏ−ＰＣＩブリッジ回路のもつコンフィグレーション領
域とがまったく別のところにあるためである。そこで、
本発明は、以上の問題点を解決し、ＰＣＩホスト・ブリ
ッジからＰＣＩエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、ＰＣＩエージェン
ト・デバイスが予め保有していないＰＣＩコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
ＰＣＩコンフィグレーション領域の情報をもとにＰＣＩ
機能を拡張する技術を提供することを目的とする。
【００１５】
【課題を解決する為の手段】上記目的を達成する本発明
は、ＰＣＩバスシステムにおけるＰＣＩ機能拡張制御装
置であって、第１のＰＣＩバスに接続されるＰＣＩ機能
拡張制御回路と、前記ＰＣＩ機能拡張制御回路が有する
新たな第２のＰＣＩバスと、第１のＰＣＩバスと第２の
ＰＣＩバスとの間に接続されるバス・スイッチと、前記
バス・スイッチは、前記ＰＣＩ機能拡張制御回路に接続
され、前記ＰＣＩ機能拡張制御回路からの開閉制御信号
を受信すると第１のＰＣＩバスと第２のＰＣＩバスとを
切断、又は接続する手段と、前記ＰＣＩ機能拡張制御回
路は、第１のＰＣＩバス、及び第２のＰＣＩバスのトラ
ンザクションを監視し、所望するコンフィグレーション
領域へのアクセスの場合、前記バス・スイッチに開閉制
御信号を出力させ、第１のＰＣＩバス、又は第２のＰＣ
Ｉバスに所望のＰＣＩ制御信号を出力する手段とを有す
ることを特徴とする。
は、ＰＣＩバスシステムにおけるＰＣＩ機能拡張制御装
置であって、第１のＰＣＩバスに接続されるＰＣＩ機能
拡張制御回路と、前記ＰＣＩ機能拡張制御回路が有する
新たな第２のＰＣＩバスと、第１のＰＣＩバスと第２の
ＰＣＩバスとの間に接続されるバス・スイッチと、前記
バス・スイッチは、前記ＰＣＩ機能拡張制御回路に接続
され、前記ＰＣＩ機能拡張制御回路からの開閉制御信号
を受信すると第１のＰＣＩバスと第２のＰＣＩバスとを
切断、又は接続する手段と、前記ＰＣＩ機能拡張制御回
路は、第１のＰＣＩバス、及び第２のＰＣＩバスのトラ
ンザクションを監視し、所望するコンフィグレーション
領域へのアクセスの場合、前記バス・スイッチに開閉制
御信号を出力させ、第１のＰＣＩバス、又は第２のＰＣ
Ｉバスに所望のＰＣＩ制御信号を出力する手段とを有す
ることを特徴とする。
【００１６】また、前記ＰＣＩ機能拡張制御回路は、第
１のＰＣＩバス、及び第２のＰＣＩバスのトランザクシ
ョンを監視し、第２のＰＣＩバスに接続されるＰＣＩエ
ージェントデバイスにおいて所望する拡張コンフィグレ
ーション領域へのアクセスの場合、前記バス・スイッチ
に開閉制御信号を出力させ、第１のＰＣＩバス、又は第
２のＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力
させる手段を有することを特徴とする。
１のＰＣＩバス、及び第２のＰＣＩバスのトランザクシ
ョンを監視し、第２のＰＣＩバスに接続されるＰＣＩエ
ージェントデバイスにおいて所望する拡張コンフィグレ
ーション領域へのアクセスの場合、前記バス・スイッチ
に開閉制御信号を出力させ、第１のＰＣＩバス、又は第
２のＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力
させる手段を有することを特徴とする。
【００１７】また、前記ＰＣＩ機能拡張制御回路は、第
１のＰＣＩバス、及び第２のＰＣＩバスのトランザクシ
ョンを監視し、第２のＰＣＩバスに接続されるＰＣＩエ
ージェントデバイスにおいて所望する拡張コンフィグレ
ーション領域へのアクセスの場合、前記バス・スイッチ
に開閉制御信号を出力させ、第１のＰＣＩバス、又は第
２のＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力
させる手段と、前記ＰＣＩエージェントデバイスに接続
される拡張回路に制御信号を出力させる手段とを有する
ことを特徴とする。
１のＰＣＩバス、及び第２のＰＣＩバスのトランザクシ
ョンを監視し、第２のＰＣＩバスに接続されるＰＣＩエ
ージェントデバイスにおいて所望する拡張コンフィグレ
ーション領域へのアクセスの場合、前記バス・スイッチ
に開閉制御信号を出力させ、第１のＰＣＩバス、又は第
２のＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力
させる手段と、前記ＰＣＩエージェントデバイスに接続
される拡張回路に制御信号を出力させる手段とを有する
ことを特徴とする。
【００１８】ここで、拡張回路とは、ＰＣＩエージェン
トデバイスに接続される装置である。例えば、ＰＣＩエ
ージェントデバイスがＳＣＳＩ（Small Computer Syste
m Interface ）ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。また、前記ＰＣ
Ｉ機能拡張制御装置は、第１のＰＣＩバスに接続される
バスバッファを更に有し前記ＰＣＩ機能拡張制御回路
は、前記バスバッファを介して第１のＰＣＩバスに接続
され、前記バス・スイッチは、前記バスバッファを介し
て第１のＰＣＩバスに接続されることを特徴とする。
トデバイスに接続される装置である。例えば、ＰＣＩエ
ージェントデバイスがＳＣＳＩ（Small Computer Syste
m Interface ）ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。また、前記ＰＣ
Ｉ機能拡張制御装置は、第１のＰＣＩバスに接続される
バスバッファを更に有し前記ＰＣＩ機能拡張制御回路
は、前記バスバッファを介して第１のＰＣＩバスに接続
され、前記バス・スイッチは、前記バスバッファを介し
て第１のＰＣＩバスに接続されることを特徴とする。
【００１９】これらの手段により、拡張されたＰＣＩコ
ンフィグレーション領域の情報をもとにＰＣＩ機能を拡
張することができる。また、上記目的を達成する本発明
は、第１のＰＣＩバスと、第１のＰＣＩバスに接続され
るＰＣＩ機能拡張制御回路と、ＰＣＩ機能拡張制御回路
が所有する第２のＰＣＩバスと、第１のＰＣＩバスと第
２のＰＣＩバスとの間に接続されるバス・スイッチ（第
１のＰＣＩバスと第２のＰＣＩバスとを切断、又は接続
する手段を具備）と、第２のＰＣＩバスに接続されるＰ
ＣＩエージェントデバイスとを有するＰＣＩバスシステ
ムにおけるＰＣＩ機能拡張制御方法であって、第１のＰ
ＣＩバスと、第２のＰＣＩバスとのトランザクションが
所望するコンフィグレーション領域へのアクセスか否か
を監視する監視工程と、前記監視工程の結果、所望する
コンフィグレーション領域へのアクセスの場合、前記バ
ス・スイッチを制御し、第１のＰＣＩバス、及び第２の
ＰＣＩバスに所望のＰＣＩ制御信号を出力する工程と、
を有することを特徴とする。
ンフィグレーション領域の情報をもとにＰＣＩ機能を拡
張することができる。また、上記目的を達成する本発明
は、第１のＰＣＩバスと、第１のＰＣＩバスに接続され
るＰＣＩ機能拡張制御回路と、ＰＣＩ機能拡張制御回路
が所有する第２のＰＣＩバスと、第１のＰＣＩバスと第
２のＰＣＩバスとの間に接続されるバス・スイッチ（第
１のＰＣＩバスと第２のＰＣＩバスとを切断、又は接続
する手段を具備）と、第２のＰＣＩバスに接続されるＰ
ＣＩエージェントデバイスとを有するＰＣＩバスシステ
ムにおけるＰＣＩ機能拡張制御方法であって、第１のＰ
ＣＩバスと、第２のＰＣＩバスとのトランザクションが
所望するコンフィグレーション領域へのアクセスか否か
を監視する監視工程と、前記監視工程の結果、所望する
コンフィグレーション領域へのアクセスの場合、前記バ
ス・スイッチを制御し、第１のＰＣＩバス、及び第２の
ＰＣＩバスに所望のＰＣＩ制御信号を出力する工程と、
を有することを特徴とする。
【００２０】また、第１のＰＣＩバスと、第２のＰＣＩ
バスとのトランザクションが前記ＰＣＩエージェントデ
バイスにおいて所望する拡張コンフィグレーション領域
へのアクセスか否かを監視する監視工程と、前記監視工
程の結果、所望する拡張コンフィグレーション領域への
アクセスの場合、前記バス・スイッチを制御し、第１の
ＰＣＩバス、及び第２のＰＣＩバスに拡張する所望のＰ
ＣＩ制御信号を出力する工程とを有することを特徴とす
る。
バスとのトランザクションが前記ＰＣＩエージェントデ
バイスにおいて所望する拡張コンフィグレーション領域
へのアクセスか否かを監視する監視工程と、前記監視工
程の結果、所望する拡張コンフィグレーション領域への
アクセスの場合、前記バス・スイッチを制御し、第１の
ＰＣＩバス、及び第２のＰＣＩバスに拡張する所望のＰ
ＣＩ制御信号を出力する工程とを有することを特徴とす
る。
【００２１】また、第１のＰＣＩバスと、第２のＰＣＩ
バスとのトランザクションが前記ＰＣＩエージェントデ
バイスにおいて所望する拡張コンフィグレーション領域
へのアクセスか否かを監視する監視工程と、前記監視工
程の結果、所望する拡張コンフィグレーション領域への
アクセスの場合、前記バス・スイッチを制御し、第１の
ＰＣＩバス、及び第２のＰＣＩバスに拡張する所望のＰ
ＣＩ制御信号を出力する工程と、前記監視工程の結果、
所望する拡張コンフィグレーション領域へのアクセスの
場合、前記ＰＣＩエージェントデバイスに接続される拡
張回路に制御信号を出力する工程とを有することを特徴
とする。
バスとのトランザクションが前記ＰＣＩエージェントデ
バイスにおいて所望する拡張コンフィグレーション領域
へのアクセスか否かを監視する監視工程と、前記監視工
程の結果、所望する拡張コンフィグレーション領域への
アクセスの場合、前記バス・スイッチを制御し、第１の
ＰＣＩバス、及び第２のＰＣＩバスに拡張する所望のＰ
ＣＩ制御信号を出力する工程と、前記監視工程の結果、
所望する拡張コンフィグレーション領域へのアクセスの
場合、前記ＰＣＩエージェントデバイスに接続される拡
張回路に制御信号を出力する工程とを有することを特徴
とする。
【００２２】また、ＰＣＩバスシステムにおけるＰＣＩ
機能拡張制御方法であって、ＰＣＩ機能拡張制御回路
が、第１のＰＣＩバスのトランザクションが所望するコ
ンフィグレーション領域へのアクセスか否かを監視する
監視工程と、前記監視工程の結果、所望するコンフィグ
レーション領域へのアクセスの場合、第１のＰＣＩバス
からＰＣＩエージェントデバイスへの信号を切断させる
工程と、及びＰＣＩエージェントデバイスに第２のＰＣ
Ｉバスを介して所望のＰＣＩ制御信号を出力する工程と
ＰＣＩ機能拡張制御回路が、第２のＰＣＩバスのトラン
ザクションが所望するコンフィグレーション領域へのア
クセスか否かを監視する監視工程と、前記監視工程の結
果、所望するコンフィグレーション領域へのアクセスの
場合、ＰＣＩエージェントデバイスから第１のＰＣＩバ
スへの信号を切断させる工程と、及び第１のＰＣＩバス
に所望のＰＣＩ制御信号を出力する工程とを有すること
を特徴とする。
機能拡張制御方法であって、ＰＣＩ機能拡張制御回路
が、第１のＰＣＩバスのトランザクションが所望するコ
ンフィグレーション領域へのアクセスか否かを監視する
監視工程と、前記監視工程の結果、所望するコンフィグ
レーション領域へのアクセスの場合、第１のＰＣＩバス
からＰＣＩエージェントデバイスへの信号を切断させる
工程と、及びＰＣＩエージェントデバイスに第２のＰＣ
Ｉバスを介して所望のＰＣＩ制御信号を出力する工程と
ＰＣＩ機能拡張制御回路が、第２のＰＣＩバスのトラン
ザクションが所望するコンフィグレーション領域へのア
クセスか否かを監視する監視工程と、前記監視工程の結
果、所望するコンフィグレーション領域へのアクセスの
場合、ＰＣＩエージェントデバイスから第１のＰＣＩバ
スへの信号を切断させる工程と、及び第１のＰＣＩバス
に所望のＰＣＩ制御信号を出力する工程とを有すること
を特徴とする。
【００２３】これらの工程により、拡張されたＰＣＩコ
ンフィグレーション領域の情報をもとにＰＣＩ機能を拡
張することができる。
ンフィグレーション領域の情報をもとにＰＣＩ機能を拡
張することができる。
【００２４】
【発明の実施の形態】本発明の実施の形態を説明する。
信号名に対し" ＿Ａ" が付加されているものはＰＣＩバ
ス１０１に接続される信号であり、また" ＿Ｂ" が付加
されているものはＰＣＩバス１０２に接続される信号で
ある。また、信号名に対して" ＃" が付加されているも
のはＬｏｗがアクティブとなる制御信号である。
信号名に対し" ＿Ａ" が付加されているものはＰＣＩバ
ス１０１に接続される信号であり、また" ＿Ｂ" が付加
されているものはＰＣＩバス１０２に接続される信号で
ある。また、信号名に対して" ＃" が付加されているも
のはＬｏｗがアクティブとなる制御信号である。
【００２５】図１は本実施形態の構成を示す概略図であ
る。図１中、１はＰＣＩ機能拡張制御回路である。ＰＣ
Ｉ機能拡張制御回路１は、後述する主制御部１１、パリ
ティ演算部１２、レジスタ部１３、ラッチレジスタ部１
４、及びデコーダ部１５から構成される。そして、ＰＣ
Ｉ機能拡張制御回路１は、後述するＰＣＩホスト・ブリ
ッジからＰＣＩエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、ＰＣＩエージェン
ト・デバイスが予め保有していないＰＣＩコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
ＰＣＩコンフィグレーション領域の情報をもとにＰＣＩ
機能を拡張するものである。ここで、１０１、及び１０
２はＰＣＩバスである。ＰＣＩ（Peripheral Component
Interconnect ）は、米Ｉｎｔｅｌ社が中心となって提
唱したバス規格である。
る。図１中、１はＰＣＩ機能拡張制御回路である。ＰＣ
Ｉ機能拡張制御回路１は、後述する主制御部１１、パリ
ティ演算部１２、レジスタ部１３、ラッチレジスタ部１
４、及びデコーダ部１５から構成される。そして、ＰＣ
Ｉ機能拡張制御回路１は、後述するＰＣＩホスト・ブリ
ッジからＰＣＩエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、ＰＣＩエージェン
ト・デバイスが予め保有していないＰＣＩコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
ＰＣＩコンフィグレーション領域の情報をもとにＰＣＩ
機能を拡張するものである。ここで、１０１、及び１０
２はＰＣＩバスである。ＰＣＩ（Peripheral Component
Interconnect ）は、米Ｉｎｔｅｌ社が中心となって提
唱したバス規格である。
【００２６】２はホストＣＰＵである。ホストＣＰＵ２
は、プログラムを介してＰＣＩエージェントデバイスに
対してデータ転送を指示するものである。３はＰＣＩホ
ストブリッジである。ＰＣＩホストブリッジ３は、ホス
トＣＰＵ２とＰＣＩバス１０１との間におけるバスブリ
ッジ制御を行うものである。４は、バス・スイッチであ
る。バス・スイッチ４は、ＰＣＩバス１０１とＰＣＩバ
ス１０２との間に設置され、ＰＣＩバス１０１とＰＣＩ
バス１０２との電気的接続の開閉をおこなうものであ
る。この電気的接続の開閉は、バス・スイッチ４の制御
端子に入力される信号により開閉を行う。
は、プログラムを介してＰＣＩエージェントデバイスに
対してデータ転送を指示するものである。３はＰＣＩホ
ストブリッジである。ＰＣＩホストブリッジ３は、ホス
トＣＰＵ２とＰＣＩバス１０１との間におけるバスブリ
ッジ制御を行うものである。４は、バス・スイッチであ
る。バス・スイッチ４は、ＰＣＩバス１０１とＰＣＩバ
ス１０２との間に設置され、ＰＣＩバス１０１とＰＣＩ
バス１０２との電気的接続の開閉をおこなうものであ
る。この電気的接続の開閉は、バス・スイッチ４の制御
端子に入力される信号により開閉を行う。
【００２７】５は、ＰＣＩエージェントデバイスであ
る。ＰＣＩエージェントデバイス５は、ＰＣＩバス１０
２に接続される。また、ＰＣＩバス１０１はバス・スイ
ッチ４を介してＰＣＩバス１０２と接続されているた
め、ＰＣＩエージェントデバイス５は、バス・スイッチ
４を介してＰＣＩバス１０１と接続される。６は、ＰＣ
Ｉ拡張機能制御部である。ＰＣＩ拡張機能制御部６は、
後述するデコーダ部１５に接続される。そして、ＰＣＩ
エージェントデバイスに拡張回路が接続された場合、Ｐ
ＣＩ拡張機能制御部６は、デコーダ部１５からの信号を
受けると制御信号をＰＣＩエージェントデバイスに接続
される拡張回路に発生させる。これによりＰＣＩエージ
ェントデバイス５が予め保有していない拡張機能を付加
することができる。
る。ＰＣＩエージェントデバイス５は、ＰＣＩバス１０
２に接続される。また、ＰＣＩバス１０１はバス・スイ
ッチ４を介してＰＣＩバス１０２と接続されているた
め、ＰＣＩエージェントデバイス５は、バス・スイッチ
４を介してＰＣＩバス１０１と接続される。６は、ＰＣ
Ｉ拡張機能制御部である。ＰＣＩ拡張機能制御部６は、
後述するデコーダ部１５に接続される。そして、ＰＣＩ
エージェントデバイスに拡張回路が接続された場合、Ｐ
ＣＩ拡張機能制御部６は、デコーダ部１５からの信号を
受けると制御信号をＰＣＩエージェントデバイスに接続
される拡張回路に発生させる。これによりＰＣＩエージ
ェントデバイス５が予め保有していない拡張機能を付加
することができる。
【００２８】ここで、拡張回路とは、ＰＣＩエージェン
トデバイスに接続される装置である。例えば、ＰＣＩエ
ージェントデバイスがＳＣＳＩ（Small Computer Syste
m Interface ）ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。１１は、主制御
部である。主制御部１１は、ＰＣＩバス１０１、及びＰ
ＣＩバス２に各々別々に接続される。また、主制御部１
１は、バス・スイッチ４の制御端子に接続され、バス・
スイッチ４の開閉を制御する手段を有する。また、主制
御部１１は、ＰＣＩバス１０１上に発生するＰＣＩバス
トランザクションを監視し、ＰＣＩホストブリッジ３か
ら発生したＰＣＩバストランザクションがＰＣＩエージ
ェントデバイス５のコンフィグレーション領域に対する
ものであればバス・スイッチ４の開閉を制御してＰＣＩ
バス１０１とＰＣＩバス１０２との接続を切断し、切断
されたＰＣＩ制御信号を新たに生成することでＰＣＩバ
ストランザクションを操作する。また、主制御部１１は
後述するパリティ演算部１２にも接続され、ＰＣＩバス
１０１の制御信号、ＰＣＩバス１０２の制御信号、及び
パリティデータから、ＰＣＩバストランザクションを操
作する際のＰＣＩバス１０１、及びＰＣＩバス１０２へ
のパリティ信号を生成する。
トデバイスに接続される装置である。例えば、ＰＣＩエ
ージェントデバイスがＳＣＳＩ（Small Computer Syste
m Interface ）ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。１１は、主制御
部である。主制御部１１は、ＰＣＩバス１０１、及びＰ
ＣＩバス２に各々別々に接続される。また、主制御部１
１は、バス・スイッチ４の制御端子に接続され、バス・
スイッチ４の開閉を制御する手段を有する。また、主制
御部１１は、ＰＣＩバス１０１上に発生するＰＣＩバス
トランザクションを監視し、ＰＣＩホストブリッジ３か
ら発生したＰＣＩバストランザクションがＰＣＩエージ
ェントデバイス５のコンフィグレーション領域に対する
ものであればバス・スイッチ４の開閉を制御してＰＣＩ
バス１０１とＰＣＩバス１０２との接続を切断し、切断
されたＰＣＩ制御信号を新たに生成することでＰＣＩバ
ストランザクションを操作する。また、主制御部１１は
後述するパリティ演算部１２にも接続され、ＰＣＩバス
１０１の制御信号、ＰＣＩバス１０２の制御信号、及び
パリティデータから、ＰＣＩバストランザクションを操
作する際のＰＣＩバス１０１、及びＰＣＩバス１０２へ
のパリティ信号を生成する。
【００２９】１２は、パリティ演算部である。パリティ
演算部１２は、ＰＣＩバス１０１と主制御部１１に接続
され、ＰＣＩバス１０１上のＡＤ＿Ａ［３１：：０］お
よびＣ／ＢＥ［３：：０］＃から偶数パリティを演算し
パリティデータを発生する。１３は、レジスタ部であ
る。レジスタ部１３は、主制御部１１、ＰＣＩバス１０
１、及び後述するデコーダ部１５に接続される。そし
て、ＰＣＩバス１０１、及びＰＣＩバス１０２の制御信
号と、主制御部１１により新たに生成されるＰＣＩ制御
信号とにより、拡張されたＰＣＩコンフィグレーション
領域としての値の保持、及び出力を行うのもである。
演算部１２は、ＰＣＩバス１０１と主制御部１１に接続
され、ＰＣＩバス１０１上のＡＤ＿Ａ［３１：：０］お
よびＣ／ＢＥ［３：：０］＃から偶数パリティを演算し
パリティデータを発生する。１３は、レジスタ部であ
る。レジスタ部１３は、主制御部１１、ＰＣＩバス１０
１、及び後述するデコーダ部１５に接続される。そし
て、ＰＣＩバス１０１、及びＰＣＩバス１０２の制御信
号と、主制御部１１により新たに生成されるＰＣＩ制御
信号とにより、拡張されたＰＣＩコンフィグレーション
領域としての値の保持、及び出力を行うのもである。
【００３０】１４は、ラッチレジスタ部である。ラッチ
レジスタ部１４は、ＰＣＩバス１０１、ＰＣＩバス１０
２、主制御部１１、及びレジスタ部１３に接続される。
そして、ラッチレジスタ部１４は、ＰＣＩバス１０２の
制御信号と、主制御部１１により生成される新たなＰＣ
Ｉ制御信号とを基に、ＰＣＩバス１０２上のデータとレ
ジスタ部１３に格納されるデータとを複合して保持す
る。そして、ＰＣＩホストブリッジ３から生成されるＰ
ＣＩバストランザクションがＰＣＩコンフィグレーショ
ン領域からの読み出しである場合には、その保持したデ
ータをＰＣＩバス１０１上に出力する。
レジスタ部１４は、ＰＣＩバス１０１、ＰＣＩバス１０
２、主制御部１１、及びレジスタ部１３に接続される。
そして、ラッチレジスタ部１４は、ＰＣＩバス１０２の
制御信号と、主制御部１１により生成される新たなＰＣ
Ｉ制御信号とを基に、ＰＣＩバス１０２上のデータとレ
ジスタ部１３に格納されるデータとを複合して保持す
る。そして、ＰＣＩホストブリッジ３から生成されるＰ
ＣＩバストランザクションがＰＣＩコンフィグレーショ
ン領域からの読み出しである場合には、その保持したデ
ータをＰＣＩバス１０１上に出力する。
【００３１】１５はデコーダ部である。デコーダ部１５
は、レジスタ部１３、及びＰＣＩ拡張機能制御部６に接
続される。そして、デコーダ部１５は、レジスタ部１３
に格納されたデータを基に、ＰＣＩエージェントデバイ
ス５が予め保有していないＰＣＩ拡張機能のための制御
信号をＰＣＩ拡張機能制御部６に発生する。次に、本実
施形態の動作について説明する。
は、レジスタ部１３、及びＰＣＩ拡張機能制御部６に接
続される。そして、デコーダ部１５は、レジスタ部１３
に格納されたデータを基に、ＰＣＩエージェントデバイ
ス５が予め保有していないＰＣＩ拡張機能のための制御
信号をＰＣＩ拡張機能制御部６に発生する。次に、本実
施形態の動作について説明する。
【００３２】例えば、ＰＣＩホストブリッジ３とＰＣＩ
エージェントデバイス５との間でデータ転送が行われる
場合で、そのデータ転送がＰＣＩエージェントデバイス
５からのＰＣＩコンフィグレーションデータの読み出し
だとする。この場合には、ＰＣＩホストブリッジ３に対
してＰＣＩエージェントデバイス５から返されるデータ
とレジスタ部１３に保持するデータとを複合してＰＣＩ
ホストブリッジ３に転送する。
エージェントデバイス５との間でデータ転送が行われる
場合で、そのデータ転送がＰＣＩエージェントデバイス
５からのＰＣＩコンフィグレーションデータの読み出し
だとする。この場合には、ＰＣＩホストブリッジ３に対
してＰＣＩエージェントデバイス５から返されるデータ
とレジスタ部１３に保持するデータとを複合してＰＣＩ
ホストブリッジ３に転送する。
【００３３】また、ＰＣＩホストブリッジ３とＰＣＩエ
ージェントデバイス５との間でデータ転送が行われる場
合で、そのデータ転送がＰＣＩエージェントデバイス５
へのＰＣＩコンフィグレーションデータの書き込みだと
する。この場合には、ＰＣＩホストブリッジ３から転送
されるデータのうち所望の拡張領域分のデータをレジス
タ１３に保持する。
ージェントデバイス５との間でデータ転送が行われる場
合で、そのデータ転送がＰＣＩエージェントデバイス５
へのＰＣＩコンフィグレーションデータの書き込みだと
する。この場合には、ＰＣＩホストブリッジ３から転送
されるデータのうち所望の拡張領域分のデータをレジス
タ１３に保持する。
【００３４】これらの動作より、ＰＣＩエージェントデ
バイス５が予め保有していないＰＣＩコンフィグレーシ
ョン領域を、ＰＣＩホストブリッジ３に対して仮想的に
保有するようにみせることができる。また、レジスタ部
１３内の値によってデコーダ部１５はＰＣＩ拡張機能制
御部６に制御信号を発生させる。このＰＣＩ拡張機能制
御部６が発生する制御信号は、ＰＣＩエージェントデバ
イス５に接続される拡張回路に出力される。これにより
ＰＣＩエージェントデバイス５が予め保有していないＰ
ＣＩ拡張機能を付加することができる。
バイス５が予め保有していないＰＣＩコンフィグレーシ
ョン領域を、ＰＣＩホストブリッジ３に対して仮想的に
保有するようにみせることができる。また、レジスタ部
１３内の値によってデコーダ部１５はＰＣＩ拡張機能制
御部６に制御信号を発生させる。このＰＣＩ拡張機能制
御部６が発生する制御信号は、ＰＣＩエージェントデバ
イス５に接続される拡張回路に出力される。これにより
ＰＣＩエージェントデバイス５が予め保有していないＰ
ＣＩ拡張機能を付加することができる。
【００３５】次に、図２に移る。図２は、本実施形態に
おける主制御部１１の内部構成を示すブロック図であ
る。図２中２１は、ＰＣＩステートマシーンである。Ｐ
ＣＩステートマシーン２１は、ＰＣＩバス１０１、及び
ＰＣＩバス１０２に接続され、ＰＣＩバス１０１上のＰ
ＣＩバストランザクションを監視し、トランザクション
中のフェーズを示すＰＣＩステータス情報を生成する。
おける主制御部１１の内部構成を示すブロック図であ
る。図２中２１は、ＰＣＩステートマシーンである。Ｐ
ＣＩステートマシーン２１は、ＰＣＩバス１０１、及び
ＰＣＩバス１０２に接続され、ＰＣＩバス１０１上のＰ
ＣＩバストランザクションを監視し、トランザクション
中のフェーズを示すＰＣＩステータス情報を生成する。
【００３６】２２は、バス・スイッチ制御部である。バ
ス・スイッチ制御部２２は、ＰＣＩステートマシーン２
１に接続され、ＰＣＩステートマシーン２１からのＰＣ
Ｉステータス情報をもとに、ＰＣＩホストブリッジ３か
ら発生したＰＣＩバストランザクションがＰＣＩエージ
ェントデバイス５のコンフィグレーション領域である場
合に、バス・スイッチ４を制御するためのバス・スイッ
チ制御信号を生成する。
ス・スイッチ制御部２２は、ＰＣＩステートマシーン２
１に接続され、ＰＣＩステートマシーン２１からのＰＣ
Ｉステータス情報をもとに、ＰＣＩホストブリッジ３か
ら発生したＰＣＩバストランザクションがＰＣＩエージ
ェントデバイス５のコンフィグレーション領域である場
合に、バス・スイッチ４を制御するためのバス・スイッ
チ制御信号を生成する。
【００３７】２３は、ＦＲＡＭＥ制御部である。ＦＲＡ
ＭＥ制御部２３は、ＰＣＩステートマシン２１に接続さ
れる。そして、ＦＲＡＭＥ制御部２３は、バス・スイッ
チ４が制御されてＰＣＩバス１０１とＰＣＩバス１０２
との接続を切断した時のＰＣＩ制御信号としてのＦＲＡ
ＭＥ＿Ｂ＃信号を生成し発生させ、また、そのＦＲＡＭ
Ｅ＿Ｂ＃信号のＦＲＡＭＥアウトプットイネーブル信号
を生成し発生させる。
ＭＥ制御部２３は、ＰＣＩステートマシン２１に接続さ
れる。そして、ＦＲＡＭＥ制御部２３は、バス・スイッ
チ４が制御されてＰＣＩバス１０１とＰＣＩバス１０２
との接続を切断した時のＰＣＩ制御信号としてのＦＲＡ
ＭＥ＿Ｂ＃信号を生成し発生させ、また、そのＦＲＡＭ
Ｅ＿Ｂ＃信号のＦＲＡＭＥアウトプットイネーブル信号
を生成し発生させる。
【００３８】２４は、ＩＲＤＹ制御部である。ＩＲＤＹ
制御部２４は、ＰＣＩステートマシーン２１に接続され
る。そして、ＩＲＤＹ制御部２４は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号としてのＩＲＤＹ＿
Ｂ＃信号を生成し発生させ、また、そのＩＲＤＹ＿Ｂ＃
信号のＩＲＤＹアウトプットイネーブル信号を生成し発
生させる。
制御部２４は、ＰＣＩステートマシーン２１に接続され
る。そして、ＩＲＤＹ制御部２４は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号としてのＩＲＤＹ＿
Ｂ＃信号を生成し発生させ、また、そのＩＲＤＹ＿Ｂ＃
信号のＩＲＤＹアウトプットイネーブル信号を生成し発
生させる。
【００３９】２５は、ＴＲＤＹ制御部である。ＴＲＤＹ
制御部２５は、ＰＣＩステートマシーン２１に接続され
る。そして、ＴＲＤＹ制御部２５は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号とてのＴＲＤＹ＿Ｂ
＃信号を生成し発生させ、また、そのＴＲＤＹ＿Ｂ＃信
号のＴＲＤＹアウトプットイネーブル信号を生成し発生
させる。
制御部２５は、ＰＣＩステートマシーン２１に接続され
る。そして、ＴＲＤＹ制御部２５は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号とてのＴＲＤＹ＿Ｂ
＃信号を生成し発生させ、また、そのＴＲＤＹ＿Ｂ＃信
号のＴＲＤＹアウトプットイネーブル信号を生成し発生
させる。
【００４０】２６は、ＤＥＶＳＥＬ制御部である。ＤＥ
ＶＳＥＬ制御部２６は、ＰＣＩステートマシーン２１に
接続される。そして、ＤＥＶＳＥＬ制御部２６は、バス
・スイッチ４が制御されてＰＣＩバス１０１とＰＣＩバ
ス１０２との接続を切断した時のＰＣＩ制御信号として
のＤＥＶＳＥＬ＿Ａ＃信号を生成し発生させ、また、そ
のＤＥＶＳＥＬ＿Ａ＃信号のＤＥＶＳＥＬアウトプット
イネーブル信号を生成し発生させる。
ＶＳＥＬ制御部２６は、ＰＣＩステートマシーン２１に
接続される。そして、ＤＥＶＳＥＬ制御部２６は、バス
・スイッチ４が制御されてＰＣＩバス１０１とＰＣＩバ
ス１０２との接続を切断した時のＰＣＩ制御信号として
のＤＥＶＳＥＬ＿Ａ＃信号を生成し発生させ、また、そ
のＤＥＶＳＥＬ＿Ａ＃信号のＤＥＶＳＥＬアウトプット
イネーブル信号を生成し発生させる。
【００４１】２７は、ＳＴＯＰ制御部である。ＳＴＯＰ
制御部２７は、ＰＣＩステートマシン２１に接続され
る。そして、ＳＴＯＰ制御部２７は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号としてのＳＴＯＰ＿
Ａ＃信号を生成し発生させ、また、そのＳＴＯＰ＿Ａ＃
信号のＳＴＯＰアウトプットイネーブル信号を生成し発
生させる。
制御部２７は、ＰＣＩステートマシン２１に接続され
る。そして、ＳＴＯＰ制御部２７は、バス・スイッチ４
が制御されてＰＣＩバス１０１とＰＣＩバス１０２との
接続を切断した時のＰＣＩ制御信号としてのＳＴＯＰ＿
Ａ＃信号を生成し発生させ、また、そのＳＴＯＰ＿Ａ＃
信号のＳＴＯＰアウトプットイネーブル信号を生成し発
生させる。
【００４２】２８は、ＰＡＲ制御部である。ＰＡＲ制御
部２８は、ＰＣＩステートマシン２１、及びパリティ演
算部１２に接続される。そして、ＰＡＲ制御部２８は、
バス・スイッチ４が制御されてＰＣＩバス１０１とＰＣ
Ｉバス１０２との接続を切断した時のＰＣＩ制御信号と
してのＰＡＲ＿ＡとＰＡＲ＿Ｂとを生成し発生させ、ま
た、そのＰＡＲ＿ＡとＰＡＲ＿ＢとのＰＡＲ＿Ａアウト
プットイネーブル信号とＰＡＲ＿Ｂアウトプットイネー
ブル信号とを生成し発生させる。
部２８は、ＰＣＩステートマシン２１、及びパリティ演
算部１２に接続される。そして、ＰＡＲ制御部２８は、
バス・スイッチ４が制御されてＰＣＩバス１０１とＰＣ
Ｉバス１０２との接続を切断した時のＰＣＩ制御信号と
してのＰＡＲ＿ＡとＰＡＲ＿Ｂとを生成し発生させ、ま
た、そのＰＡＲ＿ＡとＰＡＲ＿ＢとのＰＡＲ＿Ａアウト
プットイネーブル信号とＰＡＲ＿Ｂアウトプットイネー
ブル信号とを生成し発生させる。
【００４３】次に、図３に移り、ＰＣＩステートマシー
ン２１について説明する。図３はＰＣＩステートマシー
ン２１のステータス遷移のシーケンスを示す図である。
ＰＣＩステートマシーン２１は、例えば図３の式に示さ
れる論理によるステータス遷移のシーケンスで動作す
る。図３中、ＩＤＬＥはアイドル状態のステートであ
る。
ン２１について説明する。図３はＰＣＩステートマシー
ン２１のステータス遷移のシーケンスを示す図である。
ＰＣＩステートマシーン２１は、例えば図３の式に示さ
れる論理によるステータス遷移のシーケンスで動作す
る。図３中、ＩＤＬＥはアイドル状態のステートであ
る。
【００４４】ＴＵＲＮ＿ＡＲは、ＰＣＩバス上で自らが
関与するトランザクションが終了した時のステートであ
る。Ｂ＿ＢＵＳＹは、自らが関与しないトランザクショ
ン中のステートである。Ｓ＿ＤＡＴＡは、ターゲットが
データを転送する可能性のあるステートである。
関与するトランザクションが終了した時のステートであ
る。Ｂ＿ＢＵＳＹは、自らが関与しないトランザクショ
ン中のステートである。Ｓ＿ＤＡＴＡは、ターゲットが
データを転送する可能性のあるステートである。
【００４５】ＢＡＣＫＯＦＦは、ターゲットがＳＴＯＰ
＃をアサートしマスタがＦＲＡＭＥ＿Ａ＃をデアサート
するのを待っているステートである。Ｈｉｔはアドレス
デコードがヒット（一致、又は不一致）した否かの状態
を示す。Ｄ＿ｄｏｎｅは、デバイスがアドレスデコード
を完了したか否かの状態を示す。
＃をアサートしマスタがＦＲＡＭＥ＿Ａ＃をデアサート
するのを待っているステートである。Ｈｉｔはアドレス
デコードがヒット（一致、又は不一致）した否かの状態
を示す。Ｄ＿ｄｏｎｅは、デバイスがアドレスデコード
を完了したか否かの状態を示す。
【００４６】次に、図１に示す本実施形態の回路の動作
について、図４から図６を参照し、詳細に説明する。図
４から図６は、本実施形態の回路のタイミングチャート
を示す図である。一般的なＰＣＩバストランザクション
の手順は「PCI LOCAL BUS SPECIFICATION REVISION2.1
」PCI Special Interest Groupを参照されたい。
について、図４から図６を参照し、詳細に説明する。図
４から図６は、本実施形態の回路のタイミングチャート
を示す図である。一般的なＰＣＩバストランザクション
の手順は「PCI LOCAL BUS SPECIFICATION REVISION2.1
」PCI Special Interest Groupを参照されたい。
【００４７】図４は、ＰＣＩバストランザクションにお
けるコンフィグレーションリードトランザクションのシ
ングルデータ転送サイクルの動作を示すタイミングチャ
ート図である。図４を参照すると、Ｔ０１においてＰＣ
Ｉバス１０１上では、ＰＣＩホストブリッジ３によって
ＦＲＡＭＥ＿Ａ＃がアサートされ、ＩＤＳＥＬがＨｉに
ドライブされ、またＣ／ＢＥ［３：：０］＃がコンフィ
グレーションリードコマンドであるため、ＰＣＩエージ
ェントデバイス５へのＰＣＩコンフィグレーションリー
ドサイクルが開始されたことを意味する。
けるコンフィグレーションリードトランザクションのシ
ングルデータ転送サイクルの動作を示すタイミングチャ
ート図である。図４を参照すると、Ｔ０１においてＰＣ
Ｉバス１０１上では、ＰＣＩホストブリッジ３によって
ＦＲＡＭＥ＿Ａ＃がアサートされ、ＩＤＳＥＬがＨｉに
ドライブされ、またＣ／ＢＥ［３：：０］＃がコンフィ
グレーションリードコマンドであるため、ＰＣＩエージ
ェントデバイス５へのＰＣＩコンフィグレーションリー
ドサイクルが開始されたことを意味する。
【００４８】主制御部１１は、Ｔ０１のおいてＰＣＩコ
ンフィグレーションリードサイクルの開始を認識し、内
部のステータス情報を遷移させ、また、バス・スイッチ
制御部２２は、バス・スイッチ４を切断するように制御
する。また、主制御部１１は、このステート遷移と同時
にＦＲＡＭＥ制御部２３、ＩＲＤＹ制御部２４、ＴＲＤ
Ｙ制御部２５、ＤＥＶＳＥＬ制御部２６、及びＳＴＯＰ
制御部２７がそれぞれＦＲＡＭＥアウトプットイネーブ
ル信号、ＩＲＤＹアウトプットイネーブル信号、ＴＲＤ
Ｙアウトプットイネーブル信号、ＤＥＶＳＥＬアウトプ
ットイネーブル信号、及びＳＴＯＰアウトプットイネー
ブル信号をアクティブにし、また、ＰＡＲ制御部２８は
ＰＡＲ＿Ｂアウトプットイネーブル信号をアクティブに
する。ＦＲＡＭＥ制御部２３は、ＦＲＡＭＥアウトプッ
トイネーブル信号をアクティブにするとともに、ＦＲＡ
ＭＥ＿Ｂ＃にたいしてＨｉをドライブしＦＲＡＭＥ＿Ｂ
＃をデアサートする。またＩＲＤＹ制御部２４は、ＩＲ
ＤＹアウトプットイネーブル信号をアクティブにすると
ともに、ＩＲＤＹ＿Ｂ＃にたいしてＰＣＩホストブリッ
ジ３によってドライブされるＩＲＤＹ＿Ａ＃の状態を出
力する。ＰＡＲ制御部２８では、パリティ制御部１２か
らのパリティデータをＰＡＲ＿Ｂとしてラッチし出力す
る。またレジスタ部１３では、Ｔ０１においてＡＤ＿Ａ
［３１：：０］上のアクセス先のアドレスをラッチす
る。
ンフィグレーションリードサイクルの開始を認識し、内
部のステータス情報を遷移させ、また、バス・スイッチ
制御部２２は、バス・スイッチ４を切断するように制御
する。また、主制御部１１は、このステート遷移と同時
にＦＲＡＭＥ制御部２３、ＩＲＤＹ制御部２４、ＴＲＤ
Ｙ制御部２５、ＤＥＶＳＥＬ制御部２６、及びＳＴＯＰ
制御部２７がそれぞれＦＲＡＭＥアウトプットイネーブ
ル信号、ＩＲＤＹアウトプットイネーブル信号、ＴＲＤ
Ｙアウトプットイネーブル信号、ＤＥＶＳＥＬアウトプ
ットイネーブル信号、及びＳＴＯＰアウトプットイネー
ブル信号をアクティブにし、また、ＰＡＲ制御部２８は
ＰＡＲ＿Ｂアウトプットイネーブル信号をアクティブに
する。ＦＲＡＭＥ制御部２３は、ＦＲＡＭＥアウトプッ
トイネーブル信号をアクティブにするとともに、ＦＲＡ
ＭＥ＿Ｂ＃にたいしてＨｉをドライブしＦＲＡＭＥ＿Ｂ
＃をデアサートする。またＩＲＤＹ制御部２４は、ＩＲ
ＤＹアウトプットイネーブル信号をアクティブにすると
ともに、ＩＲＤＹ＿Ｂ＃にたいしてＰＣＩホストブリッ
ジ３によってドライブされるＩＲＤＹ＿Ａ＃の状態を出
力する。ＰＡＲ制御部２８では、パリティ制御部１２か
らのパリティデータをＰＡＲ＿Ｂとしてラッチし出力す
る。またレジスタ部１３では、Ｔ０１においてＡＤ＿Ａ
［３１：：０］上のアクセス先のアドレスをラッチす
る。
【００４９】また、図４を参照すると、Ｔ０２において
ＩＲＤＹ制御部２４はＰＣＩホストブリッジ３によって
ＩＲＤＹ＿Ａ＃がアサートされていることを認識しＩＲ
ＤＹ＿Ｂ＃にＬｏｗをドライブし、ＤＥＶＳＥＬ制御部
２６では、ＰＣＩエージェントデバイス５によりドライ
ブされるＤＥＶＳＥＬ＿Ｂ＃の状態をＤＥＶＳＥＬ＿Ａ
＃に出力する。Ｔ０２ではまた、ＰＡＲ制御部２８は、
ＰＡＲ＿Ｂアウトプットイネーブル信号をインアクティ
ブにする。
ＩＲＤＹ制御部２４はＰＣＩホストブリッジ３によって
ＩＲＤＹ＿Ａ＃がアサートされていることを認識しＩＲ
ＤＹ＿Ｂ＃にＬｏｗをドライブし、ＤＥＶＳＥＬ制御部
２６では、ＰＣＩエージェントデバイス５によりドライ
ブされるＤＥＶＳＥＬ＿Ｂ＃の状態をＤＥＶＳＥＬ＿Ａ
＃に出力する。Ｔ０２ではまた、ＰＡＲ制御部２８は、
ＰＡＲ＿Ｂアウトプットイネーブル信号をインアクティ
ブにする。
【００５０】また、図４を参照すると、Ｔ０３において
ＩＲＤＹ制御部２４は、ＰＣＩエージェントデバイス５
によってＴＲＤＹ＿Ｂ＃がアサートされていることを認
識し、ＩＲＤＹ＿Ｂ＃をＨｉにドライブしデアサートす
る。この時、バス・スイッチ４によってＰＣＩバス１０
１とＰＣＩバス１０２は切断されており、ＦＲＡＭＥ＿
Ｂ＃がデアサートされた状態でＩＲＤＹ＿Ｂ＃がデアサ
ートされるためＰＣＩバス１０２側でのこのＰＣＩバス
トランザクションの最後のデータフェーズが終了したこ
とを意味する。Ｔ０３ではまた、ＴＲＤＹ制御部２５は
ＴＲＤＹ＿Ｂ＃がアサートされていることを認識しＴＲ
ＤＹ＿Ａ＃をアサートし、ＤＥＶＳＥＬ制御部２６はＤ
ＥＶＳＥＬ＿Ｂ＃がアサートされていることを認識しＤ
ＥＶＳＥＬ＿Ａ＃にＬｏｗをドライブする。また、ラッ
チレジスタ部１４はＰＣＩエージェントデバイス５によ
ってドライブされるＰＣＩバス１０２上のＡＤ＿Ｂ［３
１：：０］の値をラッチしＡＤ＿Ａ［３１：：０］に出
力する。この時、ラッチレジスタ部１４にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部１３内に格納されて
いるデータが複合されてラッチされる。また、Ｔ０３に
おいて、ＳＴＯＰ制御部２７では、ＰＣＩエージェント
デバイス５によってＳＴＯＰ＿Ｂ＃がアサートされてい
る場合はＳＴＯＰ＿Ａ＃をアサートする。
ＩＲＤＹ制御部２４は、ＰＣＩエージェントデバイス５
によってＴＲＤＹ＿Ｂ＃がアサートされていることを認
識し、ＩＲＤＹ＿Ｂ＃をＨｉにドライブしデアサートす
る。この時、バス・スイッチ４によってＰＣＩバス１０
１とＰＣＩバス１０２は切断されており、ＦＲＡＭＥ＿
Ｂ＃がデアサートされた状態でＩＲＤＹ＿Ｂ＃がデアサ
ートされるためＰＣＩバス１０２側でのこのＰＣＩバス
トランザクションの最後のデータフェーズが終了したこ
とを意味する。Ｔ０３ではまた、ＴＲＤＹ制御部２５は
ＴＲＤＹ＿Ｂ＃がアサートされていることを認識しＴＲ
ＤＹ＿Ａ＃をアサートし、ＤＥＶＳＥＬ制御部２６はＤ
ＥＶＳＥＬ＿Ｂ＃がアサートされていることを認識しＤ
ＥＶＳＥＬ＿Ａ＃にＬｏｗをドライブする。また、ラッ
チレジスタ部１４はＰＣＩエージェントデバイス５によ
ってドライブされるＰＣＩバス１０２上のＡＤ＿Ｂ［３
１：：０］の値をラッチしＡＤ＿Ａ［３１：：０］に出
力する。この時、ラッチレジスタ部１４にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部１３内に格納されて
いるデータが複合されてラッチされる。また、Ｔ０３に
おいて、ＳＴＯＰ制御部２７では、ＰＣＩエージェント
デバイス５によってＳＴＯＰ＿Ｂ＃がアサートされてい
る場合はＳＴＯＰ＿Ａ＃をアサートする。
【００５１】また、図４を参照すると、Ｔ０４ではＴＲ
ＤＹ制御部２５およびＤＥＶＳＥＬ制御部２６は、ＰＣ
ＩホストブリッジによりＦＲＡＭＥ＿Ａ＃がデアサート
された状態でありＩＲＤＹ＿Ａ＃がアサートされた状態
であることを認識し、ＴＲＤＹ＿Ａ＃およびＤＥＶＳＥ
Ｌ＿Ａ＃をＨｉにドライブしデアサートする。また、Ｔ
０４において、ＳＴＯＰ制御部２７では、ＳＴＯＰ＿Ａ
＃がアサートされている場合は、ＳＴＯＰ＿Ａ＃をデア
サートする。Ｔ０４ではまた、ＰＡＲ制御部２８は、Ｐ
ＡＲ＿Ａアウトプットイネーブル信号をアクティブに
し、パリティ制御部１２からのパリティデータをＰＡＲ
＿Ａとしてラッチし出力する。この時、ＰＣＩバス１０
１上ではＦＲＡＭＥ＿Ａ＃がデアサートされた状態でＩ
ＲＤＹ＿Ａ＃がアサートされＴＲＤＹ＿Ａ＃がアサート
されているため、このＰＣＩバストランザクションの最
後のデータ転送フェーズが終了したことを意味する。こ
こで、主制御部１１はデータ転送フェーズの終了を認識
し内部のステータス情報を遷移させる。
ＤＹ制御部２５およびＤＥＶＳＥＬ制御部２６は、ＰＣ
ＩホストブリッジによりＦＲＡＭＥ＿Ａ＃がデアサート
された状態でありＩＲＤＹ＿Ａ＃がアサートされた状態
であることを認識し、ＴＲＤＹ＿Ａ＃およびＤＥＶＳＥ
Ｌ＿Ａ＃をＨｉにドライブしデアサートする。また、Ｔ
０４において、ＳＴＯＰ制御部２７では、ＳＴＯＰ＿Ａ
＃がアサートされている場合は、ＳＴＯＰ＿Ａ＃をデア
サートする。Ｔ０４ではまた、ＰＡＲ制御部２８は、Ｐ
ＡＲ＿Ａアウトプットイネーブル信号をアクティブに
し、パリティ制御部１２からのパリティデータをＰＡＲ
＿Ａとしてラッチし出力する。この時、ＰＣＩバス１０
１上ではＦＲＡＭＥ＿Ａ＃がデアサートされた状態でＩ
ＲＤＹ＿Ａ＃がアサートされＴＲＤＹ＿Ａ＃がアサート
されているため、このＰＣＩバストランザクションの最
後のデータ転送フェーズが終了したことを意味する。こ
こで、主制御部１１はデータ転送フェーズの終了を認識
し内部のステータス情報を遷移させる。
【００５２】また、図４を参照すると、Ｔ０５において
主制御部１１は、ＰＣＩバス１０１上での最後のデータ
転送フェーズが終了した後のＰＣＩバス１０１の制御信
号に対するデアサート期間が完了するため内部のステー
タス情報を遷移させる。Ｔ０５ではまた、ＦＲＡＭＥ制
御部２３、ＩＲＤＹ制御部２４、ＴＲＤＹ制御部２５、
ＤＥＶＳＥＬ制御部２６、ＳＴＯＰ制御部２７およびＰ
ＡＲ制御部２８は、それぞれＦＲＡＭＥアウトプットイ
ネーブル信号、ＩＲＤＹアウトプットイネーブル信号、
ＴＲＤＹアウトプットイネーブル信号、ＤＥＶＳＥＬア
ウトプットイネーブル信号、ＳＴＯＰアウトプットイネ
ーブル信号およびＰＡＲ＿Ａアウトプットイネーブル信
号をインアクティブの状態にし、バス・スイッチ制御部
２２はバス・スイッチ４をＰＣＩバス１０１とＰＣＩバ
ス１０２とが接続するように制御する。
主制御部１１は、ＰＣＩバス１０１上での最後のデータ
転送フェーズが終了した後のＰＣＩバス１０１の制御信
号に対するデアサート期間が完了するため内部のステー
タス情報を遷移させる。Ｔ０５ではまた、ＦＲＡＭＥ制
御部２３、ＩＲＤＹ制御部２４、ＴＲＤＹ制御部２５、
ＤＥＶＳＥＬ制御部２６、ＳＴＯＰ制御部２７およびＰ
ＡＲ制御部２８は、それぞれＦＲＡＭＥアウトプットイ
ネーブル信号、ＩＲＤＹアウトプットイネーブル信号、
ＴＲＤＹアウトプットイネーブル信号、ＤＥＶＳＥＬア
ウトプットイネーブル信号、ＳＴＯＰアウトプットイネ
ーブル信号およびＰＡＲ＿Ａアウトプットイネーブル信
号をインアクティブの状態にし、バス・スイッチ制御部
２２はバス・スイッチ４をＰＣＩバス１０１とＰＣＩバ
ス１０２とが接続するように制御する。
【００５３】次に、図５に移る。図５は、ＰＣＩバスト
ランザクションにおけるコンフィグレーションリードト
ランザクションのバーストデータ転送サイクルの動作を
示すタイミングチャート図である。次に、図５を参照す
ると、Ｔ１１においてＰＣＩバス１０１上では、ＰＣＩ
ホストブリッジ３によってＦＲＡＭＥ＿Ａ＃がアサート
され、ＩＤＳＥＬがＨｉにドライブされ、またＣ／ＢＥ
［３：：０］＃がコンフィグレーションリードコマンド
であるため、ＰＣＩエージェントデバイス５へのＰＣＩ
コンフィグレーションリードサイクルが開始されたこと
を意味する。主制御部１１は、Ｔ１１においてＰＣＩコ
ンフィグレーションリードサイクルの開始を認識し内部
のステータス情報を遷移させ、バス・スイッチ制御部２
２は、バス・スイッチ４を切断するように制御する。主
制御部１１ではまた、このステート遷移と同時にＦＲＡ
ＭＥ制御部２３、ＩＲＤＹ制御部２４、ＴＲＤＹ制御部
２５、ＤＥＶＳＥＬ制御部２６、及びＳＴＯＰ制御部２
７がそれぞれＦＲＡＭＥアウトプットイネーブル信号、
ＩＲＤＹアウトプットイネーブル信号、ＴＲＤＹアウト
プットイネーブル信号、ＤＥＶＳＥＬアウトプットイネ
ーブル信号、及びＳＴＯＰアウトプットイネーブル信号
をアクティブにし、ＰＡＲ制御部２８はＰＡＲ＿Ｂアウ
トプットイネーブル信号をアクティブにする。ＦＲＡＭ
Ｅ制御部２３は、ＦＲＡＭＥアウトプットイネーブル信
号をアクティブにするとともに、ＦＲＡＭＥ＿Ｂ＃をＨ
ｉにドライブしＦＲＡＭＥ＿Ｂ＃をデアサートする。ま
たＩＲＤＹ制御部２４は、ＩＲＤＹアウトプットイネー
ブル信号をアクティブにするとともに、ＩＲＤＹ＿Ｂ＃
にたいしてＰＣＩホストブリッジ３によってドライブさ
れるＩＲＤＹ＿Ａ＃の状態を出力する。ＰＡＲ制御部２
８では、パリティ制御部１２からのパリティデータをＰ
ＡＲ＿Ｂとしてラッチし出力する。またレジスタ部１３
では、Ｔ１１においてＡＤ＿Ａ［３１：：０］上のアク
セス先のアドレスをラッチする。
ランザクションにおけるコンフィグレーションリードト
ランザクションのバーストデータ転送サイクルの動作を
示すタイミングチャート図である。次に、図５を参照す
ると、Ｔ１１においてＰＣＩバス１０１上では、ＰＣＩ
ホストブリッジ３によってＦＲＡＭＥ＿Ａ＃がアサート
され、ＩＤＳＥＬがＨｉにドライブされ、またＣ／ＢＥ
［３：：０］＃がコンフィグレーションリードコマンド
であるため、ＰＣＩエージェントデバイス５へのＰＣＩ
コンフィグレーションリードサイクルが開始されたこと
を意味する。主制御部１１は、Ｔ１１においてＰＣＩコ
ンフィグレーションリードサイクルの開始を認識し内部
のステータス情報を遷移させ、バス・スイッチ制御部２
２は、バス・スイッチ４を切断するように制御する。主
制御部１１ではまた、このステート遷移と同時にＦＲＡ
ＭＥ制御部２３、ＩＲＤＹ制御部２４、ＴＲＤＹ制御部
２５、ＤＥＶＳＥＬ制御部２６、及びＳＴＯＰ制御部２
７がそれぞれＦＲＡＭＥアウトプットイネーブル信号、
ＩＲＤＹアウトプットイネーブル信号、ＴＲＤＹアウト
プットイネーブル信号、ＤＥＶＳＥＬアウトプットイネ
ーブル信号、及びＳＴＯＰアウトプットイネーブル信号
をアクティブにし、ＰＡＲ制御部２８はＰＡＲ＿Ｂアウ
トプットイネーブル信号をアクティブにする。ＦＲＡＭ
Ｅ制御部２３は、ＦＲＡＭＥアウトプットイネーブル信
号をアクティブにするとともに、ＦＲＡＭＥ＿Ｂ＃をＨ
ｉにドライブしＦＲＡＭＥ＿Ｂ＃をデアサートする。ま
たＩＲＤＹ制御部２４は、ＩＲＤＹアウトプットイネー
ブル信号をアクティブにするとともに、ＩＲＤＹ＿Ｂ＃
にたいしてＰＣＩホストブリッジ３によってドライブさ
れるＩＲＤＹ＿Ａ＃の状態を出力する。ＰＡＲ制御部２
８では、パリティ制御部１２からのパリティデータをＰ
ＡＲ＿Ｂとしてラッチし出力する。またレジスタ部１３
では、Ｔ１１においてＡＤ＿Ａ［３１：：０］上のアク
セス先のアドレスをラッチする。
【００５４】また、図５を参照すると、Ｔ１２において
ＩＲＤＹ制御部２４はＰＣＩホストブリッジ３によって
ＩＲＤＹ＿Ａ＃がアサートされていることを認識し、Ｉ
ＲＤＹ＿Ｂ＃にＬｏｗをドライブし、ＤＥＶＳＥＬ制御
部２６では、ＰＣＩエージェントデバイス５によりドラ
イブされるＤＥＶＳＥＬ＿Ｂ＃の状態をＤＥＶＳＥＬ＿
Ａ＃に出力する。この時、ＰＡＲ制御部２８は、ＰＡＲ
＿Ｂアウトプットイネーブル信号をインアクティブにす
る。Ｔ１２ではまた、主制御部１１は、ＩＲＤＹ＿Ａ＃
がアサートされた状態でＦＲＡＭＥ＿Ａ＃がアサートさ
れたままであることから、このＰＣＩバストランザクシ
ョンがバーストサイクルであると認識しリードバースト
イネーブル信号を発生する。
ＩＲＤＹ制御部２４はＰＣＩホストブリッジ３によって
ＩＲＤＹ＿Ａ＃がアサートされていることを認識し、Ｉ
ＲＤＹ＿Ｂ＃にＬｏｗをドライブし、ＤＥＶＳＥＬ制御
部２６では、ＰＣＩエージェントデバイス５によりドラ
イブされるＤＥＶＳＥＬ＿Ｂ＃の状態をＤＥＶＳＥＬ＿
Ａ＃に出力する。この時、ＰＡＲ制御部２８は、ＰＡＲ
＿Ｂアウトプットイネーブル信号をインアクティブにす
る。Ｔ１２ではまた、主制御部１１は、ＩＲＤＹ＿Ａ＃
がアサートされた状態でＦＲＡＭＥ＿Ａ＃がアサートさ
れたままであることから、このＰＣＩバストランザクシ
ョンがバーストサイクルであると認識しリードバースト
イネーブル信号を発生する。
【００５５】また、図５を参照すると、Ｔ１３ではＩＲ
ＤＹ制御部２４は、ＰＣＩエージェントデバイス５によ
ってＴＲＤＹ＿Ｂ＃がアサートされていることを認識し
ＩＲＤＹ＿Ｂ＃をＨｉにドライブしデアサートする。こ
の時、バス・スイッチ４によってＰＣＩバス１０１とＰ
ＣＩバス１０２とは切断されており、ＦＲＡＭＥ＿Ｂ＃
がデアサートされた状態でＩＲＤＹ＿Ｂ＃がデアサート
されるためＰＣＩバス１０２側でのこのＰＣＩバストラ
ンザクションの最後のデータフェーズが終了したことを
意味する。また、Ｔ１３では、ＴＲＤＹ制御部２５はＴ
ＲＤＹ＿Ｂ＃がアサートされていることを認識しＴＲＤ
Ｙ＿Ａ＃をアサートし、ＤＥＶＳＥＬ制御部２６はＤＥ
ＶＳＥＬ＿Ｂ＃がアサートされていることを認識しＤＥ
ＶＳＥＬ＿Ａ＃をＬｏｗにドライブする。また、ラッチ
レジスタ部１４はＰＣＩエージェントデバイス５によっ
てドライブされるＰＣＩバス１０２上のＡＤ＿Ｂ［３
１：：０］の値をラッチしＡＤ＿Ａ［３１：：０］に出
力する。この時、ラッチレジスタ部１４にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部１３内に格納されて
いるデータが複合されてラッチされる。また、Ｔ１３に
おいて、ＳＴＯＰ制御部２７では、リードバーストイネ
ーブル信号を受け、ＰＣＩエージェントデバイス５によ
ってドライブされるＳＴＯＰ＿Ｂ＃の状態に関わらずＳ
ＴＯＰ＿Ａ＃をアサートし、ＰＣＩホストブリッジ３に
たいして、このＰＣＩバストランザクションの終了要求
を示す。
ＤＹ制御部２４は、ＰＣＩエージェントデバイス５によ
ってＴＲＤＹ＿Ｂ＃がアサートされていることを認識し
ＩＲＤＹ＿Ｂ＃をＨｉにドライブしデアサートする。こ
の時、バス・スイッチ４によってＰＣＩバス１０１とＰ
ＣＩバス１０２とは切断されており、ＦＲＡＭＥ＿Ｂ＃
がデアサートされた状態でＩＲＤＹ＿Ｂ＃がデアサート
されるためＰＣＩバス１０２側でのこのＰＣＩバストラ
ンザクションの最後のデータフェーズが終了したことを
意味する。また、Ｔ１３では、ＴＲＤＹ制御部２５はＴ
ＲＤＹ＿Ｂ＃がアサートされていることを認識しＴＲＤ
Ｙ＿Ａ＃をアサートし、ＤＥＶＳＥＬ制御部２６はＤＥ
ＶＳＥＬ＿Ｂ＃がアサートされていることを認識しＤＥ
ＶＳＥＬ＿Ａ＃をＬｏｗにドライブする。また、ラッチ
レジスタ部１４はＰＣＩエージェントデバイス５によっ
てドライブされるＰＣＩバス１０２上のＡＤ＿Ｂ［３
１：：０］の値をラッチしＡＤ＿Ａ［３１：：０］に出
力する。この時、ラッチレジスタ部１４にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部１３内に格納されて
いるデータが複合されてラッチされる。また、Ｔ１３に
おいて、ＳＴＯＰ制御部２７では、リードバーストイネ
ーブル信号を受け、ＰＣＩエージェントデバイス５によ
ってドライブされるＳＴＯＰ＿Ｂ＃の状態に関わらずＳ
ＴＯＰ＿Ａ＃をアサートし、ＰＣＩホストブリッジ３に
たいして、このＰＣＩバストランザクションの終了要求
を示す。
【００５６】また、図５を参照すると、Ｔ１４ではＴＲ
ＤＹ制御部２５は、ＰＣＩホストブリッジ３によりＩＲ
ＤＹ＿Ａ＃がアサートされた状態であることを認識し、
ＴＲＤＹ＿Ａ＃をＨｉにドライブしデアサートする。こ
こで、主制御部１１はＰＣＩバストランザクションにお
ける最後のデータ転送フェーズの終了を認識し内部のス
テータス情報を遷移させる。Ｔ１４ではまた、ＰＡＲ制
御部２８は、ＰＡＲ＿Ａアウトプットイネーブル信号を
アクティブにし、パリティ制御部１２からのパリティデ
ータをＰＡＲ＿Ａとしてラッチし出力する。
ＤＹ制御部２５は、ＰＣＩホストブリッジ３によりＩＲ
ＤＹ＿Ａ＃がアサートされた状態であることを認識し、
ＴＲＤＹ＿Ａ＃をＨｉにドライブしデアサートする。こ
こで、主制御部１１はＰＣＩバストランザクションにお
ける最後のデータ転送フェーズの終了を認識し内部のス
テータス情報を遷移させる。Ｔ１４ではまた、ＰＡＲ制
御部２８は、ＰＡＲ＿Ａアウトプットイネーブル信号を
アクティブにし、パリティ制御部１２からのパリティデ
ータをＰＡＲ＿Ａとしてラッチし出力する。
【００５７】また、図５を参照すると、Ｔ１５において
ＰＣＩホストブリッジ３は、ＳＴＯＰ＿Ａ＃がアサート
されていたことによってＦＲＡＭＥ＿Ａ＃をデアサート
しており、ＩＲＤＹ＿Ａ＃がアサートされた状態でＳＴ
ＯＰ＿Ａ＃がアサートされているため、このＰＣＩバス
トランザクションのウェイト状態が終了したことを意味
する。ここで、主制御部１１はＰＣＩバストランザクシ
ョンのウェイト状態の終了を認識し内部のステータス情
報を遷移させる。この時、ＤＥＶＳＥＬ制御部２６、及
びＳＴＯＰ制御部２７は、それぞれＤＥＶＳＥＬ＿Ａ
＃、ＳＴＯＰ＿Ａ＃をＨｉにドライブしデアサートす
る。またＰＡＲ制御部２８は、ＰＡＲ＿Ａアウトプット
イネーブル信号をインアクティブな状態にする。
ＰＣＩホストブリッジ３は、ＳＴＯＰ＿Ａ＃がアサート
されていたことによってＦＲＡＭＥ＿Ａ＃をデアサート
しており、ＩＲＤＹ＿Ａ＃がアサートされた状態でＳＴ
ＯＰ＿Ａ＃がアサートされているため、このＰＣＩバス
トランザクションのウェイト状態が終了したことを意味
する。ここで、主制御部１１はＰＣＩバストランザクシ
ョンのウェイト状態の終了を認識し内部のステータス情
報を遷移させる。この時、ＤＥＶＳＥＬ制御部２６、及
びＳＴＯＰ制御部２７は、それぞれＤＥＶＳＥＬ＿Ａ
＃、ＳＴＯＰ＿Ａ＃をＨｉにドライブしデアサートす
る。またＰＡＲ制御部２８は、ＰＡＲ＿Ａアウトプット
イネーブル信号をインアクティブな状態にする。
【００５８】また、図５を参照すると、Ｔ１６において
主制御部１１は、ＰＣＩバス１０１上でのウェイト状態
が終了した後のＰＣＩバス１０１の制御信号に対するデ
アサート期間が完了するため内部のステータス情報を遷
移させる。Ｔ１６ではまた、ＦＲＡＭＥ制御部２３、Ｉ
ＲＤＹ制御部２４、ＴＲＤＹ制御部２５、ＤＥＶＳＥＬ
制御部２６およびＳＴＯＰ制御部２７は、それぞれＦＲ
ＡＭＥアウトプットイネーブル信号、ＩＲＤＹアウトプ
ットイネーブル信号、ＴＲＤＹアウトプットイネーブル
信号、ＤＥＶＳＥＬアウトプットイネーブル信号および
ＳＴＯＰアウトプットイネーブル信号をインアクティブ
の状態にし、バス・スイッチ制御部２２はバス・スイッ
チ４をＰＣＩバス１０１とＰＣＩバス１０２とが接続す
るように制御する。
主制御部１１は、ＰＣＩバス１０１上でのウェイト状態
が終了した後のＰＣＩバス１０１の制御信号に対するデ
アサート期間が完了するため内部のステータス情報を遷
移させる。Ｔ１６ではまた、ＦＲＡＭＥ制御部２３、Ｉ
ＲＤＹ制御部２４、ＴＲＤＹ制御部２５、ＤＥＶＳＥＬ
制御部２６およびＳＴＯＰ制御部２７は、それぞれＦＲ
ＡＭＥアウトプットイネーブル信号、ＩＲＤＹアウトプ
ットイネーブル信号、ＴＲＤＹアウトプットイネーブル
信号、ＤＥＶＳＥＬアウトプットイネーブル信号および
ＳＴＯＰアウトプットイネーブル信号をインアクティブ
の状態にし、バス・スイッチ制御部２２はバス・スイッ
チ４をＰＣＩバス１０１とＰＣＩバス１０２とが接続す
るように制御する。
【００５９】次に、図６に移る。図６は、ＰＣＩバスト
ランザクションにおけるコンフィグレーションライトト
ランザクションのシングルデータ転送サイクルの動作を
示すタイミングチャート図である。本実施形態では、コ
ンフィグレーションライトトランザクションの場合、特
にＰＣＩバストランザクションの操作は行わず、主制御
部１１内のステータス情報の遷移、及び書き込みデータ
が有効となるタイミングでレジスタ部１３に値をラッチ
するだけの動作である。そのため、シングルデータ転送
サイクルだけの説明を行う。バーストデータ転送サイク
ルの場合は、データの書き込みが行われた場合に、次に
書き込む先のアドレスを順次インクリメントしていくの
みである。
ランザクションにおけるコンフィグレーションライトト
ランザクションのシングルデータ転送サイクルの動作を
示すタイミングチャート図である。本実施形態では、コ
ンフィグレーションライトトランザクションの場合、特
にＰＣＩバストランザクションの操作は行わず、主制御
部１１内のステータス情報の遷移、及び書き込みデータ
が有効となるタイミングでレジスタ部１３に値をラッチ
するだけの動作である。そのため、シングルデータ転送
サイクルだけの説明を行う。バーストデータ転送サイク
ルの場合は、データの書き込みが行われた場合に、次に
書き込む先のアドレスを順次インクリメントしていくの
みである。
【００６０】また、図６を参照すると、Ｔ２１において
ＰＣＩバス１０１上では、ＰＣＩホストブリッジ３によ
ってＦＲＡＭＥ＿Ａ＃がアサートされ、ＩＤＳＥＬがＨ
ｉにドライブされ、またＣ／ＢＥ［３：：０］＃がコン
フィグレーションライトコマンドであるため、ＰＣＩエ
ージェントデバイス５へのＰＣＩコンフィグレーション
ライトサイクルが開始されたことを意味する。主制御部
１１は、Ｔ２１においてＰＣＩコンフィグレーションラ
イトサイクルの開始を認識し内部のステータス情報を遷
移させる。この時、主制御部１１では内部のステータス
情報を遷移させるのみでその他の動作は行わず、レジス
タ部１３はＴ２１においてＡＤ＿Ａ［３１：：０］上の
アクセス先のアドレスをラッチする。
ＰＣＩバス１０１上では、ＰＣＩホストブリッジ３によ
ってＦＲＡＭＥ＿Ａ＃がアサートされ、ＩＤＳＥＬがＨ
ｉにドライブされ、またＣ／ＢＥ［３：：０］＃がコン
フィグレーションライトコマンドであるため、ＰＣＩエ
ージェントデバイス５へのＰＣＩコンフィグレーション
ライトサイクルが開始されたことを意味する。主制御部
１１は、Ｔ２１においてＰＣＩコンフィグレーションラ
イトサイクルの開始を認識し内部のステータス情報を遷
移させる。この時、主制御部１１では内部のステータス
情報を遷移させるのみでその他の動作は行わず、レジス
タ部１３はＴ２１においてＡＤ＿Ａ［３１：：０］上の
アクセス先のアドレスをラッチする。
【００６１】また、図６を参照すると、Ｔ２２において
レジスタ部１３は、ＩＲＤＹ＿Ａ＃がアサートされた状
態でＴＲＤＹ＿Ｂ＃がアサートされているため、レジス
タ部１３にラッチされたアクセス先のアドレスのコンフ
ィグレーション領域のレジスタに対しＡＤ＿Ａ［３
１：：０］上のデータを格納する。またＴ２２では、Ｆ
ＲＡＭＥ＿Ａ＃がデアサートされた状態でＩＲＤＹ＿Ａ
＃がアサートされＴＲＤＹ＿Ａ＃がアサートされている
ためＰＣＩバストランザクションの最後のデータ転送フ
ェーズであることを意味し、主制御部１１は内部のステ
ータス情報を遷移させる。
レジスタ部１３は、ＩＲＤＹ＿Ａ＃がアサートされた状
態でＴＲＤＹ＿Ｂ＃がアサートされているため、レジス
タ部１３にラッチされたアクセス先のアドレスのコンフ
ィグレーション領域のレジスタに対しＡＤ＿Ａ［３
１：：０］上のデータを格納する。またＴ２２では、Ｆ
ＲＡＭＥ＿Ａ＃がデアサートされた状態でＩＲＤＹ＿Ａ
＃がアサートされＴＲＤＹ＿Ａ＃がアサートされている
ためＰＣＩバストランザクションの最後のデータ転送フ
ェーズであることを意味し、主制御部１１は内部のステ
ータス情報を遷移させる。
【００６２】また、図６を参照すると、Ｔ２３で主制御
部１１は、ＰＣＩバス１０１上での最後のデータ転送フ
ェーズが終了した後のＰＣＩバス１０１の制御信号に対
するデアサート期間が完了するため内部のステータス情
報を遷移させる。次に、本発明の他の実施形態について
詳細に説明する。尚、他の実施形態の説明にあたって、
本実施形態と同様な部分については説明を省略し、異な
る部分についてのみ説明する。
部１１は、ＰＣＩバス１０１上での最後のデータ転送フ
ェーズが終了した後のＰＣＩバス１０１の制御信号に対
するデアサート期間が完了するため内部のステータス情
報を遷移させる。次に、本発明の他の実施形態について
詳細に説明する。尚、他の実施形態の説明にあたって、
本実施形態と同様な部分については説明を省略し、異な
る部分についてのみ説明する。
【００６３】図７は他の実施形態の構成を示す概略図で
ある。図７中、３１はバスバッファである。バスバッフ
ァ３１は、ＰＣＩバス１０１の各信号のバッファリング
を行うものである。１１１はＰＣＩバスである。ＰＣＩ
バス１１１は、バスバッファ３１を介してＰＣＩバス１
０１に接続される。また、ＰＣＩバス１１１は、ＰＣＩ
機能拡張制御回路１と、バス・スイッチ４とに接続され
る。
ある。図７中、３１はバスバッファである。バスバッフ
ァ３１は、ＰＣＩバス１０１の各信号のバッファリング
を行うものである。１１１はＰＣＩバスである。ＰＣＩ
バス１１１は、バスバッファ３１を介してＰＣＩバス１
０１に接続される。また、ＰＣＩバス１１１は、ＰＣＩ
機能拡張制御回路１と、バス・スイッチ４とに接続され
る。
【００６４】次に、他の実施形態の動作について説明す
る。同一のＰＣＩバス上に、同時に接続できるデバイス
数には限度がある。そこで、ＰＣＩバスの規定では、Ｐ
ＣＩ拡張カードを設計する場合に、１本の信号に対する
接続負荷容量に制限がある。そのため、既存のＰＣＩエ
ージェントデバイスをＰＣＩ拡張カード上のＰＣＩバス
に接続すると、１つのデバイスで負荷容量制限に達して
しまい、直接ＰＣＩ拡張カード上のＰＣＩバスと、ＰＣ
Ｉ機能拡張制御回路およびバス・スイッチを接続できな
い場合があるという問題がある。
る。同一のＰＣＩバス上に、同時に接続できるデバイス
数には限度がある。そこで、ＰＣＩバスの規定では、Ｐ
ＣＩ拡張カードを設計する場合に、１本の信号に対する
接続負荷容量に制限がある。そのため、既存のＰＣＩエ
ージェントデバイスをＰＣＩ拡張カード上のＰＣＩバス
に接続すると、１つのデバイスで負荷容量制限に達して
しまい、直接ＰＣＩ拡張カード上のＰＣＩバスと、ＰＣ
Ｉ機能拡張制御回路およびバス・スイッチを接続できな
い場合があるという問題がある。
【００６５】そこで、他の実施形態では、例えば、ＰＣ
Ｉホストブリッジ３からＰＣＩエージェントデバイス５
への出力信号は、まずバスバッファ３１が受けとる。そ
して、バスバッファ３１は、その信号をバッファリング
させ、出力する。その出力された信号をＰＣＩ機能拡張
制御回路１と、バス・スイッチ４を介してＰＣＩエージ
ェントデバイス５とは受けとる。
Ｉホストブリッジ３からＰＣＩエージェントデバイス５
への出力信号は、まずバスバッファ３１が受けとる。そ
して、バスバッファ３１は、その信号をバッファリング
させ、出力する。その出力された信号をＰＣＩ機能拡張
制御回路１と、バス・スイッチ４を介してＰＣＩエージ
ェントデバイス５とは受けとる。
【００６６】このため、ＰＣＩホストブリッジ３からの
出力信号は、バスバッファ３１に対する１つのデバイス
負荷でＰＣＩ機能拡張制御回路１と、ＰＣＩエージェン
トデバイス５との２つのデバイスを駆動することができ
る。このように、他の実施形態では、ＰＣＩ拡張カード
を設計するようなＰＣＩバスの信号に負荷容量制限が存
在する場合に、バスバッファ３１を設けることによりＰ
ＣＩバス１０１への接続はバスバッファ３１のみとし負
荷容量を軽減できる。
出力信号は、バスバッファ３１に対する１つのデバイス
負荷でＰＣＩ機能拡張制御回路１と、ＰＣＩエージェン
トデバイス５との２つのデバイスを駆動することができ
る。このように、他の実施形態では、ＰＣＩ拡張カード
を設計するようなＰＣＩバスの信号に負荷容量制限が存
在する場合に、バスバッファ３１を設けることによりＰ
ＣＩバス１０１への接続はバスバッファ３１のみとし負
荷容量を軽減できる。
【００６７】
【効果】以上説明したように、本発明によれば第１の効
果として、ＰＣＩ−ｔｏ−ＰＣＩブリッジのような大規
模な回路構成のデバイスを必要とすることなく、小規模
な回路構成で既存のＰＣＩエージェントデバイスに対し
てコンフィグレーション領域の拡張を行えることであ
る。
果として、ＰＣＩ−ｔｏ−ＰＣＩブリッジのような大規
模な回路構成のデバイスを必要とすることなく、小規模
な回路構成で既存のＰＣＩエージェントデバイスに対し
てコンフィグレーション領域の拡張を行えることであ
る。
【００６８】その理由は、ＰＣＩバストランザクション
の操作を行い、仮想的にコンフィグレーション領域を付
加するためである。また、第２の効果は、既存のデバイ
スにたいして設計変更等を行うことなく１つのデバイス
としてコンフィグレーション領域を使用する機能の拡張
を行えることである。
の操作を行い、仮想的にコンフィグレーション領域を付
加するためである。また、第２の効果は、既存のデバイ
スにたいして設計変更等を行うことなく１つのデバイス
としてコンフィグレーション領域を使用する機能の拡張
を行えることである。
【００６９】その理由は、仮想的に付加されたコンフィ
グレーション領域をもとに機能を拡張することができる
ためである。また、第３の効果は、ＰＣＩバスの信号に
負荷容量制限が存在する場合にも、同じＰＣＩバス上に
複数のデバイス（例えば、ＰＣＩ機能拡張制御回路とバ
ス・スイッチと）を同時に接続することができる。
グレーション領域をもとに機能を拡張することができる
ためである。また、第３の効果は、ＰＣＩバスの信号に
負荷容量制限が存在する場合にも、同じＰＣＩバス上に
複数のデバイス（例えば、ＰＣＩ機能拡張制御回路とバ
ス・スイッチと）を同時に接続することができる。
【００７０】その理由は、ＰＣＩバスとデバイスとの間
にバスバッファを設けたためである。
にバスバッファを設けたためである。
【図１】本発明に係わる本実施形態の構成を示す概略図
である。
である。
【図２】本発明に係わる本実施形態の主制御部１１の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３】本発明に係わる本実施形態のＰＣＩステートマ
シーン２１のステータス遷移のシーケンスを示す図であ
る。
シーン２１のステータス遷移のシーケンスを示す図であ
る。
【図４】本発明に係わる本実施形態のＰＣＩバストラン
ザクションにおけるコンフィグレーションリードトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
ザクションにおけるコンフィグレーションリードトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
【図５】本発明に係わる本実施形態のＰＣＩバストラン
ザクションにおけるコンフィグレーションリードトラン
ザクションのバーストデータ転送サイクルの動作を示す
タイミングチャート構成図である。
ザクションにおけるコンフィグレーションリードトラン
ザクションのバーストデータ転送サイクルの動作を示す
タイミングチャート構成図である。
【図６】本発明に係わる本実施形態のＰＣＩバストラン
ザクションにおけるコンフィグレーションライトトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
ザクションにおけるコンフィグレーションライトトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
【図７】本発明に係わる他の実施形態の構成を示す概略
の図である。
の図である。
【図８】従来のＰＣＩ−ｔｏ−ＰＣＩブリッジ回路を用
いたシステムの概略を示す図である。
いたシステムの概略を示す図である。
【符号の説明】 １ ＰＣＩ機能拡張制御回路 ２ ホストＣＰＵ ３ ＰＣＩホストブリッジ ４ バス・スイッチ ５ ＰＣＩエージェントデバイス ６ ＰＣＩ拡張機能制御部 １１ 主制御部 １２ パリティ演算部 １３ レジスタ部 １４ ラッチレジスタ部 １５ デコーダ部 １０１、１０２ ＰＣＩバス
Claims (8)
- 【請求項１】 ＰＣＩバスシステムにおけるＰＣＩ機能
拡張制御装置であって、 第１のＰＣＩバスに接続されるＰＣＩ機能拡張制御回路
と、 前記ＰＣＩ機能拡張制御回路が有する新たな第２のＰＣ
Ｉバスと、 第１のＰＣＩバスと第２のＰＣＩバスとの間に接続され
るバス・スイッチと、 前記バス・スイッチは、前記ＰＣＩ機能拡張制御回路に
接続され、前記ＰＣＩ機能拡張制御回路からの開閉制御
信号を受信すると第１のＰＣＩバスと第２のＰＣＩバス
とを切断、又は接続する手段と、を有し、 前記ＰＣＩ機能拡張制御回路は、第１のＰＣＩバス、及
び第２のＰＣＩバスのトランザクションを監視し、所望
するコンフィグレーション領域へのアクセスの場合、前
記バス・スイッチに開閉制御信号を出力させ、第１のＰ
ＣＩバス、又は第２のＰＣＩバスに所望のＰＣＩ制御信
号を出力するように構成されていることを特徴とするＰ
ＣＩ機能拡張制御装置。 - 【請求項２】 前記ＰＣＩ機能拡張制御回路は、第１の
ＰＣＩバス、及び第２のＰＣＩバスのトランザクション
を監視し、第２のＰＣＩバスに接続されるＰＣＩエージ
ェントデバイスにおいて所望する拡張コンフィグレーシ
ョン領域へのアクセスの場合、前記バス・スイッチに開
閉制御信号を出力させ、第１のＰＣＩバス、又は第２の
ＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力させ
る手段を有することを特徴とする請求項１に記載のＰＣ
Ｉ機能拡張制御装置。 - 【請求項３】 前記ＰＣＩ機能拡張制御回路は、第１の
ＰＣＩバス、及び第２のＰＣＩバスのトランザクション
を監視し、第２のＰＣＩバスに接続されるＰＣＩエージ
ェントデバイスにおいて所望する拡張コンフィグレーシ
ョン領域へのアクセスの場合、前記バス・スイッチに開
閉制御信号を出力させ、第１のＰＣＩバス、又は第２の
ＰＣＩバスに拡張する所望のＰＣＩ制御信号を出力させ
る手段と、 前記ＰＣＩエージェントデバイスに接続される拡張回路
に制御信号を出力させる手段とを有することを特徴とす
る請求項１又は請求項２に記載のＰＣＩ機能拡張制御装
置。 - 【請求項４】 前記ＰＣＩ機能拡張制御装置は、第１の
ＰＣＩバスに接続されるバスバッファを更に有し前記Ｐ
ＣＩ機能拡張制御回路は、前記バスバッファを介して第
１のＰＣＩバスに接続され、 前記バス・スイッチは、前記バスバッファを介して第１
のＰＣＩバスに接続されることを特徴とする請求項１か
ら請求項３のいずれかに記載のＰＣＩ機能拡張制御装
置。 - 【請求項５】 第１のＰＣＩバスと、第１のＰＣＩバス
に接続されるＰＣＩ機能拡張制御回路と、ＰＣＩ機能拡
張制御回路が所有する第２のＰＣＩバスと、第１のＰＣ
Ｉバスと第２のＰＣＩバスとの間に接続されるバス・ス
イッチ（第１のＰＣＩバスと第２のＰＣＩバスとを切
断、又は接続する手段を具備）と、第２のＰＣＩバスに
接続されるＰＣＩエージェントデバイスとを有するＰＣ
ＩバスシステムにおけるＰＣＩ機能拡張制御方法であっ
て、 第１のＰＣＩバスと、第２のＰＣＩバスとのトランザク
ションが所望するコンフィグレーション領域へのアクセ
スか否かを監視する監視工程と、 前記監視工程の結果、所望するコンフィグレーション領
域へのアクセスの場合、前記バス・スイッチを制御し、
第１のＰＣＩバス、及び第２のＰＣＩバスに所望のＰＣ
Ｉ制御信号を出力する工程と、を有することを特徴とす
るＰＣＩ機能拡張制御方法。 - 【請求項６】 第１のＰＣＩバスと、第２のＰＣＩバス
とのトランザクションが前記ＰＣＩエージェントデバイ
スにおいて所望する拡張コンフィグレーション領域への
アクセスか否かを監視する監視工程と、 前記監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、前記バス・スイッチを制御
し、第１のＰＣＩバス、及び第２のＰＣＩバスに拡張す
る所望のＰＣＩ制御信号を出力する工程とを有すること
を特徴とする請求項５に記載のＰＣＩ機能拡張制御方
法。 - 【請求項７】 第１のＰＣＩバスと、第２のＰＣＩバス
とのトランザクションが前記ＰＣＩエージェントデバイ
スにおいて所望する拡張コンフィグレーション領域への
アクセスか否かを監視する監視工程と、 前記監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、前記バス・スイッチを制御
し、第１のＰＣＩバス、及び第２のＰＣＩバスに拡張す
る所望のＰＣＩ制御信号を出力する工程と、 前記監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、前記ＰＣＩエージェントデ
バイスに接続される拡張回路に制御信号を出力する工程
とを有することを特徴とする請求項５に記載のＰＣＩ機
能拡張制御方法。 - 【請求項８】ＰＣＩバスシステムにおけるＰＣＩ機能拡
張制御方法であって、 ＰＣＩ機能拡張制御回路が、第１のＰＣＩバスのトラン
ザクションが所望するコンフィグレーション領域へのア
クセスか否かを監視する監視工程と、 前記監視工程の結果、所望するコンフィグレーション領
域へのアクセスの場合、第１のＰＣＩバスからＰＣＩエ
ージェントデバイスへの信号を切断させる工程と、及び
ＰＣＩエージェントデバイスに第２のＰＣＩバスを介し
て所望のＰＣＩ制御信号を出力する工程とＰＣＩ機能拡
張制御回路が、第２のＰＣＩバスのトランザクションが
所望するコンフィグレーション領域へのアクセスか否か
を監視する監視工程と、 前記監視工程の結果、所望するコンフィグレーション領
域へのアクセスの場合、ＰＣＩエージェントデバイスか
ら第１のＰＣＩバスへの信号を切断させる工程と、及び
第１のＰＣＩバスに所望のＰＣＩ制御信号を出力する工
程とを有することを特徴とするＰＣＩ機能拡張制御方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32118698A JP3206570B2 (ja) | 1998-11-12 | 1998-11-12 | Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法 |
| US09/438,635 US6567882B1 (en) | 1998-11-12 | 1999-11-12 | PCI function extension control device and method of PCI function extension control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32118698A JP3206570B2 (ja) | 1998-11-12 | 1998-11-12 | Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148664A true JP2000148664A (ja) | 2000-05-30 |
| JP3206570B2 JP3206570B2 (ja) | 2001-09-10 |
Family
ID=18129756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32118698A Expired - Fee Related JP3206570B2 (ja) | 1998-11-12 | 1998-11-12 | Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6567882B1 (ja) |
| JP (1) | JP3206570B2 (ja) |
Cited By (2)
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| FR2824647A1 (fr) * | 2001-03-20 | 2002-11-15 | Thales Training & Simulation L | Systeme d'adressage de memoire pour bus d'interconnexions de composants peripheriques |
| CN100399289C (zh) * | 2005-02-07 | 2008-07-02 | 富士通株式会社 | 计算机、io扩展装置和io扩展装置的连接识别方法 |
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| US20020087752A1 (en) * | 2000-12-28 | 2002-07-04 | Connor Patrick L. | Method of real time statistical collection for I/O controllers |
| JP2003015790A (ja) * | 2001-06-28 | 2003-01-17 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| CN1297875C (zh) * | 2004-06-02 | 2007-01-31 | 宏碁股份有限公司 | 自动调整传输速率的汇流排系统及其方法 |
| US8566930B2 (en) * | 2009-02-27 | 2013-10-22 | Science Applications International Corporation | Monitoring module |
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| US6272576B1 (en) * | 1998-01-20 | 2001-08-07 | Micron Technology, Inc. | Method for extending the available number of configuration registers |
| JPH11238030A (ja) * | 1998-02-20 | 1999-08-31 | Mitsubishi Electric Corp | Ｐｃｉ−ｐｃｉブリッジおよびそのための先入れ先出しメモリ |
| US6081863A (en) * | 1998-03-13 | 2000-06-27 | International Business Machines Corporation | Method and system for supporting multiple peripheral component interconnect PCI buses by a single PCI host bridge within a computer system |
| US6233641B1 (en) * | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | Apparatus and method of PCI routing in a bridge configuration |
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-
1998
- 1998-11-12 JP JP32118698A patent/JP3206570B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-12 US US09/438,635 patent/US6567882B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| CN100399289C (zh) * | 2005-02-07 | 2008-07-02 | 富士通株式会社 | 计算机、io扩展装置和io扩展装置的连接识别方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6567882B1 (en) | 2003-05-20 |
| JP3206570B2 (ja) | 2001-09-10 |
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