JPH0997231A - バス間の変換を有する情報処理システム - Google Patents

バス間の変換を有する情報処理システム

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JPH0997231A
JPH0997231A JP8193466A JP19346696A JPH0997231A JP H0997231 A JPH0997231 A JP H0997231A JP 8193466 A JP8193466 A JP 8193466A JP 19346696 A JP19346696 A JP 19346696A JP H0997231 A JPH0997231 A JP H0997231A
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JP8193466A
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M Kaiser John
ジョン・エム・カイザー
E Maule Warren
ウォーレン・イー・マウル
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International Business Machines Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【課題】 プロセッサ・バス、Ｉ／Ｏバス、及びメモリ
・バスを有するシステムにおいて、情報を効率的に処理
する。 【解決手段】 情報処理システムが、１つ以上の処理ユ
ニットと、プロセッサ・データ・バス、メモリ・システ
ム、及びＩ／Ｏバスに接続されるデータ管理ユニット
と、プロセッサ・アドレス・バス、メモリ・システム、
及びＩ／Ｏバスに接続されるアドレス管理ユニットと、
１つ以上のＩ／Ｏ制御装置とを含み、アドレス管理ユニ
ット及びデータ管理ユニットが、プロセッサ・バスをＩ
／Ｏバス及びメモリ・システムから分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に情報処理シス
テムに関し、特に、複数のバス及び複数のバス間の変換
手段を有する情報処理システムに関する。
【０００２】
【従来の技術】多くの最新のコンピュータ・システム
は、単一の集積回路チップ上に含まれる高度なプロセッ
サを使用する。マルチプロセッシング・システムは高性
能化のために、こうした単一チップ・プロセッサのグル
ープを共通プロセッサ・バスに並列接続することによ
り、形成される。プロセッサ・チップを接続するプロセ
ッサ・バスは、マルチプロセッサ・システムの最大性能
を達成する制限要因とならないように、信号をプロセッ
サとの間で十分に高速に（帯域幅で）転送するように構
成されなければならない。
【０００３】しかしながら、プロセッサ・バスに接続さ
れる高速プロセッサに加えて、任意の並列プロセッサと
の間で情報を転送するために、他の装置をバスに接続す
る必要がある。バスに接続されるこれらの他の装置は、
プロセッサよりも低速かつ恐らく低い帯域幅で動作する
装置であったりする。多くのこうした装置がプロセッサ
・バスに接続されると、各装置がバス負荷を提供した
り、プロセッサと他の装置との間の情報伝送特性の不整
合を生じる可能性がある。
【０００４】更に、プロセッサ・バス負荷問題は、半導
体メモリが考慮される場合にはより難題となる。従来
は、主メモリをプロセッサ・バスに接続することが望ま
しかった。なぜなら、メモリを接続するためのプロセッ
サとの別々のインタフェースが他のプロセッサ及び装置
との通信用の入出力ピンを要求し、ほとんどの最近のチ
ップ設計では入出力ピンが厳格に制限されるからであ
る。
【０００５】
【発明が解決しようとする課題】従って本発明の目的
は、プロセッサ・バス、Ｉ／Ｏバス、及びメモリ・バス
を有するシステムにおいて情報を効率的に処理すること
であり、そこではプロセッサ・バスが他のバスと非同期
であってもよく、データ及びアドレス管理ユニットを含
むバス分離ユニットが、システムの性能、ハードウェア
・コスト、及び拡張性を最適化する。
【０００６】
【課題を解決するための手段】従って情報処理システム
が、１つ以上のプロセッサと、プロセッサ・データ・バ
スと、プロセッサ・アドレス・バスと、プロセッサ・デ
ータ・バスに接続されるデータ管理ユニット及びプロセ
ッサ・アドレス・バスに接続されるアドレス管理ユニッ
トを含むバス分離ユニットと、アドレス及びデータを伝
送するメモリ・バスによりバス分離ユニットに接続され
るメモリ・サブシステムと、１つ以上のＩ／Ｏブリッジ
をバス分離ユニットに接続するＩ／Ｏバスとを含む。
【０００７】本発明の利点は、複雑な情報処理システム
が、単一のシステム・バスを有する従来のシステムより
も、システム性能、モジュール性、アップグレード性、
及びコストを最適化することである。
【０００８】本発明の別の特長及び利点は、添付の図面
に関連して述べられる本発明の好適な態様の詳細な説明
から明らかとなろう。
【０００９】
【発明の実施の形態】図１を参照しながら、本発明を実
現する情報処理システムについて述べることにする。
【００１０】情報処理システム１０は１つ以上の処理ユ
ニット１２を含み、各処理ユニットはプロセッサ・デー
タ・バス１４に接続されるデータ出力、及びプロセッサ
・アドレス・バス１６に接続されるアドレス出力を有す
る。データ管理ユニット（ＤＭＵ）１８がプロセッサ・
データ・バス１４に接続され、アドレス管理ユニット
（ＡＭＵ）２０がプロセッサ・アドレス・バス１６に接
続される。データ管理ユニット１８は、メモリ・データ
・バス２２によりメモリ・システム２４に接続され、Ｉ
／Ｏバス２６によりＩ／Ｏブリッジ３２に接続される。
アドレス管理ユニット２０は、メモリ・アドレス・バス
２８によりメモリ・システム２４に接続され、Ｉ／Ｏバ
ス２６によりＩ／Ｏブリッジ３２に接続される。ＤＭＵ
１８及びＡＭＵ２０はバス分離ユニットとして、単一の
ユニットに結合されてもよい。ブリング・アップ・バス
３０は、データ管理ユニット１８とブリング・アップ・
ルーチン記憶装置３４との間を接続する。後者は読出し
専用記憶装置（ＲＯＳ）または不揮発性ＲＡＭ（ＮＶＲ
ＡＭ）として実現され得る。
【００１１】前記の各ユニットは既知であるので、ここ
ではデータ管理ユニット１８及びアドレス管理ユニット
２０を除き、詳細には述べないことにする。
【００１２】次に図２乃至図４を参照しながら、データ
管理ユニット１８について説明する。
【００１３】データ管理ユニット１８は、プロセッサ・
データ・バス１４、メモリ・データ・バス２２、Ｉ／Ｏ
データ・バス２６などの多数のバスからの入力、及びア
ドレス管理ユニット２０により生成される多数の制御信
号に応答する。
【００１４】データ管理ユニット１８への全ての入力信
号が、入力ラッチに次のようにラッチされる。
【００１５】プロセッサ・データ・バス信号は入力ラッ
チ２０２にラッチされ、Ｉ／Ｏデータ信号は入力ラッチ
２０４にラッチされ、メモリ・データ信号は入力ラッチ
２０６にラッチされ、ブリング・アップ・バス３０から
の信号は、入力ラッチ２０８にラッチされる。
【００１６】アドレス管理ユニット２０からの制御信号
は、次のようにラッチされる。
【００１７】内部レジスタ制御は入力ラッチ２１０に記
憶され、プロセッサ・バス制御は入力ラッチ２１２に記
憶され、メモリ制御は入力ラッチ２１４に記憶され、グ
ラフィックス制御は入力ラッチ２１６に記憶される。制
御ラッチ２１０、２１２、２１４及び２１６の出力は、
データ制御論理２１８に入力される。データ制御論理２
１８は、データ管理ユニット１８を通過するデータをゲ
ートする制御信号を提供する。更に、データ制御論理２
１８は出力ラッチ２５０への出力を提供し、これは、グ
ラフィックス・コマンド・バスを介して、ＡＭＵ２０内
のラッチ３０８（図７参照）に伝送されるグラフィック
ス・コマンドを表す。
【００１８】プロセッサ・データ・バス・ラッチ２０２
の出力は、プロセッサ・データ・バス・バッファ２２２
及び内部レジスタ２２０の入力に接続される。プロセッ
サ・・データ・バス・バッファ２２２の出力は、出力ラ
ッチ２４２、並びにマルチプレクサ２３４及び２３６に
接続される。データはデータ制御論理２１８の制御の下
で、プロセッサ・データ・バス・バッファ２２２からゲ
ート出力される。内部レジスタ２２０は、マルチプレク
サ２３８の入力に接続される出力を有する。図示のよう
に、内部レジスタ２２０の出力も、データ制御論理２１
８により制御される。
【００１９】Ｉ／Ｏデータ・ラッチ２０４の出力は、Ｉ
／Ｏデータ・バッファ２２４、グラフィックス制御論理
及びバッファ２２６に接続される。Ｉ／Ｏデータ・バッ
ファ２２４の出力は、マルチプレクサ２３４及び２３８
の入力として接続される。グラフィックス制御論理及び
バッファ２２６の出力は、マルチプレクサ２３４及び２
３６に接続される。メモリ・データ・バス入力ラッチ２
０６は、エラー訂正コード（ＥＣＣ）論理２３２に接続
される出力を有し、ＥＣＣ論理２３２の出力は、メモリ
・データ・バッファ２２８及びグラフィックス制御論理
及びバッファ２２６の入力に接続される。メモリ・デー
タ・バッファ２２８の出力は、マルチプレクサ２３６及
び２３８に接続される。
【００２０】ブリング・アップ・バス入力ラッチ２０８
は、ブリング・アップ・データ・バッファ２３０に接続
される出力を有し、ブリング・アップ・データ・バッフ
ァ２３０はマルチプレクサ２３８に接続される出力を有
する。
【００２１】前述したように、レジスタ及びバッファ２
２０、２２２、２２４、２２６、２２８、２３０からの
データのゲートは、データ制御論理２１８により制御さ
れる。マルチプレクサ２３４及び２３６は各々３つの入
力を有し、マルチプレクサ２３８は４つの入力を有し、
これらの入力はデータ制御論理２１８により制御され
て、それぞれのマルチプレクサ２３４、２３６及び２３
８の出力には、レジスタまたはバッファ２２０、２２
２、２２４、２２６、２２８、２３０の１つからの入力
を表す出力が提供される。
【００２２】より詳細には、マルチプレクサ２３４の出
力は、メモリ・システム２４（図１参照）に伝送される
データのエラー訂正コードを生成するＥＣＣ生成論理２
４０に接続される。ＥＣＣ生成論理２４０の出力は、メ
モリ・データ・バス２２に接続される出力ラッチ２４４
に接続される。マルチプレクサ２３６の出力は、Ｉ／Ｏ
データ・バス２６に接続される出力を有する出力ラッチ
２４６に接続される。
【００２３】マルチプレクサ２３８は、プロセッサ・デ
ータ・バス１４に接続される出力を有する出力ラッチ２
４８に接続される。
【００２４】ブロック２６０及び２６２に含まれる回路
及び論理は、Ｉ／Ｏデータ・バス２６のデータを制御及
び受け渡し、プロセッサ・データ・バス１４とは非同期
に刻時される。Ｉ／Ｏバス２６上のＩ／Ｏデータを、プ
ロセッサ・バス１４上のプロセッサ・クロックの速度に
同期せず、算術演算的にも必ずしも関連しないクロック
速度で駆動するために、別々のクロック（図示せず）が
使用される。例えば、プロセッサ・バス・クロック速度
が１００ＭＨｚのときに、Ｉ／Ｏデータ・バス・クロッ
ク速度が３２ＭＨｚであったりする。
【００２５】データ管理ユニット１８の使用により、プ
ロセッサ・クロックをＩ／Ｏデータ・クロックから分離
することにより、プロセッサとデータ管理ユニット間の
トランザクションが、従来のように、低速で実行される
Ｉ／Ｏ要求により低速化されることなく、プロセッサ速
度で実行され得る。
【００２６】次に、図５乃至図７を参照しながら、本発
明によるアドレス管理ユニットについて説明する。
【００２７】アドレス管理ユニット２０への次の入力
が、入力ラッチに次のようにラッチされる。
【００２８】メモリ構成インタフェース信号が入力ラッ
チ３０２に接続され、プロセッサ・アドレス・バス１６
からのプロセッサ・アドレス・バス信号が入力ラッチ３
０４にラッチされ、Ｉ／Ｏアドレス信号が入力ラッチ３
０６にラッチされ、グラフィックス・コマンド・バス信
号が入力ラッチ３０８にラッチされる。入力ラッチ３０
２の出力は、メモリ実行キュー及び制御論理３２８に接
続される。プロセッサ・アドレス・バス・ラッチ３０４
からの出力は、コマンド及びアドレス復号論理３１０並
びにＩ／Ｏディレクトリ制御論理３１１に接続される。
コマンド及びアドレス復号論理３１０の出力は、内部レ
ジスタ制御３１６、メモリ書込みキュー３１８、メモリ
読出しキュー３２０、プロセッサからＩ／Ｏへのコマン
ド・キュー３２２、及び割込み制御３２４への入力とし
て接続される。Ｉ／Ｏディレクトリ制御論理３１１の出
力は、プロセッサからＩ／Ｏへのコマンド・キュー３２
２に接続される。
【００２９】Ｉ／Ｏアドレス入力ラッチ３０６は、コマ
ンド及びアドレス復号論理３１２に接続される出力を有
する。コマンド及びアドレス復号論理３１２の出力は、
割込み制御論理３２４の入力、及びＩ／Ｏからプロセッ
サへのコマンド・キュー論理３２６に接続される。グラ
フィックス・コマンド入力ラッチ３０８は、コマンド及
びアドレス復号論理３１４に接続される出力を有し、コ
マンド及びアドレス復号論理３１４は、出力ラッチ３４
８に接続される第１の出力を有する。出力ラッチ３４８
は、データ管理ユニット１８へのグラフィックス制御の
ための出力信号を生成する。コマンド及びアドレス復号
論理３１４の第２の出力は、プロセッサからＩ／Ｏへの
コマンド・キュー論理３２２及びＩ／Ｏからプロセッサ
へのコマンド・キュー論理３２６に接続される。
【００３０】プロセッサからＩ／Ｏへのコマンド・キュ
ー論理３２２及びＩ／Ｏからプロセッサへのコマンド・
キュー論理３２６は、各々、割込み制御論理３２４から
の出力である第３の入力を有する。
【００３１】内部レジスタ制御論理３１６の出力は出力
ラッチ３３４の入力に接続され、出力ラッチ３３４が内
部レジスタ制御信号をデータ管理ユニット１８に提供す
る。メモリ書込みキュー論理３１８及びメモリ読出しキ
ュー論理３２０の出力は、メモリ実行キュー及び制御論
理３２８に接続される。また、メモリ構成インタフェー
スからの入力ラッチ３０２からの出力も、メモリ実行キ
ュー及び制御論理３２８に接続される。メモリ実行キュ
ー及び制御論理３２８の第１の出力は出力ラッチ３３６
に接続され、これがメモリ制御信号をデータ管理ユニッ
ト１８に提供する。メモリ実行キュー及び制御論理３２
８からの第２の出力は出力ラッチ３３８に接続され、こ
れがメモリ・アドレス及び制御信号をメモリ２４（図１
参照）に提供する。プロセッサからＩ／Ｏへのコマンド
・キュー論理３２２の出力は、Ｉ／Ｏコマンド実行論理
３３０の入力に接続される。Ｉ／Ｏコマンド実行論理３
３０の第１の出力はラッチ３４０にラッチされ、Ｉ／Ｏ
アドレス・バス２６に伝送される。Ｉ／Ｏコマンド実行
論理３３０の第２の出力はラッチ３４２にラッチされ、
データ管理ユニット１８に伝送されるＩ／Ｏ制御信号と
なる。Ｉ／Ｏからプロセッサへのコマンド・キュー論理
３２６の出力は、プロセッサ・コマンド実行論理３３２
に接続される。プロセッサ・コマンド実行論理３３２は
出力ラッチ３４４に接続され、データ管理ユニット１８
に伝送されるプロセッサ制御を表す第１の出力セット
と、プロセッサ・アドレス・バス１６に接続される出力
を有する出力ラッチ３４６にラッチされる第２の出力セ
ットとを有する。
【００３２】図２乃至図４に関連して上述したように、
Ｉ／Ｏバス２６は、プロセッサ・データ・バス１４及び
プロセッサ・アドレス・バス１６と非同期に異なる周波
数で動作し得る。図５乃至図７に示されるように、Ｉ／
Ｏアドレス、コマンド及びデータに関連するブロック３
６０及び３６２に含まれる論理は、図２乃至図４に関連
して上述したプロセッサ・バス・クロックとは独立で非
同期のＩ／Ｏクロックの制御の下で動作する。従って、
Ｉ／Ｏバス２６上のアドレス、データ、制御信号及び割
込みは、データ管理ユニット１８及びアドレス管理ユニ
ット２０の制御の下で、プロセッサ・データ・バス１４
及びプロセッサ・アドレス・バス１６に直接接続される
プロセッサ１２の性能を最適化するように処理される。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）データ入出力及びアドレス入出力を
有する少なくとも１つのプロセッサと、前記各プロセッ
サの前記データ入出力に接続され、第１のクロック周波
数で動作するプロセッサ・データ・バスと、前記各プロ
セッサの前記アドレス入出力に接続されるプロセッサ・
アドレス・バスと、前記プロセッサ・データ・バスに接
続され、該プロセッサ・データ・バスとの間のデータ・
フローを制御するデータ管理ユニットと、前記プロセッ
サ・アドレス・バスに接続され、該プロセッサ・アドレ
ス・バスとの間でアドレス情報を制御するアドレス管理
ユニットと、データ入出力及びアドレス入出力を有する
メモリ・システムであって、前記メモリ・システムの前
記データ入出力が前記データ管理ユニットに接続され、
前記メモリ・システムの前記アドレス入出力が前記アド
レス管理ユニットに接続される、前記メモリ・システム
と、前記データ管理ユニットに接続されるデータ・ライ
ンと、前記アドレス管理ユニットに接続されるアドレス
・ラインとを有し、第２のクロック周波数で動作する入
出力バスと、前記入出力バス及び少なくとも１つの入出
力装置に接続される、少なくとも１つの入出力制御装置
と、を含む、情報処理システム。 （２）前記プロセッサ・アドレス・バスが前記第１のク
ロック周波数で動作する、前記（１）記載の情報処理シ
ステム。 （３）前記第１のクロック周波数が前記第２のクロック
周波数と非同期である、前記（１）記載の情報処理シス
テム。 （４）第１のバスと第２のバス間のデータ・フローを制
御するためのデータ管理ユニットであって、前記第１の
バスからのデータ信号、前記第２のバスからのデータ信
号、及び制御信号をバッファリングするための複数のバ
ッファ・レジスタと、前記第１のバスと前記第２のバス
間のデータ・フローを制御するための制御論理と、を含
む、データ管理ユニット。 （５）前記第１のバスがプロセッサ・データ・バスを含
み、前記第２のバスが入出力データ・バスを含む、前記
（４）記載のデータ管理ユニット。 （６）前記第１のバスのオペレーションを制御する第１
のクロック信号と、前記第２のバスのオペレーションを
制御する第２のクロック信号と、とを含み、前記第１の
クロック信号が、前記第２のクロック信号の周波数及び
位相とは無関係の周波数及び位相で動作する、前記
（４）記載のデータ管理ユニット。 （７）第１のバスと第２のバス間のアドレス及びデータ
の伝送を制御するアドレス管理ユニットであって、前記
第１のバスからのアドレス及びコマンドを復号化する手
段と、前記第２のバスからのアドレス及びコマンドを復
号化する手段と、前記第１のバスから復号化されたコマ
ンドをキューに待機する手段と、前記第２のバスから復
号化されたコマンドをキューに待機する手段と、前記第
１のバスに仕向けられるコマンドを生成する第１のコマ
ンド実行論理と、前記第２のバスに仕向けられるコマン
ドを生成する第２のコマンド実行論理と、前記第１のバ
スと前記第２のバス間のデータ及びアドレスの伝送を制
御する制御信号を生成する手段と、を含む、アドレス管
理ユニット。 （８）前記第１のバスがプロセッサ・バスを含み、前記
第２のバスが入出力バスを含む、前記（７）記載のアド
レス管理ユニット。 （９）前記入出力バスから前記プロセッサ・バスへの割
込みをキューに待機する手段を含む、前記（８）記載の
アドレス管理ユニット。 （１０）前記第１のバスのオペレーションを制御する第
１のクロック信号と、前記第２のバスのオペレーション
を制御する第２のクロック信号と、とを含み、前記第１
のクロック信号が、前記第２のクロック信号の周波数及
び位相とは無関係の周波数及び位相で動作する、前記
（７）記載のアドレス管理ユニット。 （１１）情報処理システムにおいて、第１のバスと第２
のバス間のデータ及びアドレス情報の転送を制御するバ
ス分離ユニットであって、前記第１のバスからのデータ
信号、前記第２のバスからのデータ信号、及び制御信号
をバッファリングするための複数のバッファ・レジスタ
と、前記第１のバスと前記第２のバス間のデータ・フロ
ーを制御するための制御論理と、前記第１のバスからの
アドレス及びコマンドを復号化する手段と、前記第２の
バスからのアドレス及びコマンドを復号化する手段と、
前記第１のバスから復号化されたコマンドをキューに待
機する手段と、前記第２のバスから復号化されたコマン
ドをキューに待機する手段と、前記第１のバスに仕向け
られるコマンドを生成する第１のコマンド実行論理と、
前記第２のバスに仕向けられるコマンドを生成する第２
のコマンド実行論理と、前記第１のバスと前記第２のバ
ス間のデータ及びアドレスの伝送を制御する制御信号を
生成する手段と、を含む、バス分離ユニット。 （１２）前記第１のバスがプロセッサ・バスを含み、前
記第２のバスが入出力バスを含む、前記（１１）記載の
バス分離ユニット。 （１３）前記第１のバスのオペレーションを制御する第
１のクロック信号と、前記第２のバスのオペレーション
を制御する第２のクロック信号と、とを含み、前記第１
のクロック信号が、前記第２のクロック信号の周波数及
び位相とは無関係の周波数及び位相で動作する、前記
（１１）記載のバス分離ユニット。
【図面の簡単な説明】
【図１】本発明を実現する情報処理システムのブロック
図である。
【図２】本発明によるデータ管理ユニットのブロック図
である。
【図３】本発明によるデータ管理ユニットのブロック図
である。
【図４】本発明によるデータ管理ユニットのブロック図
である。
【図５】本発明によるアドレス管理ユニットのブロック
図である。
【図６】本発明によるアドレス管理ユニットのブロック
図である。
【図７】本発明によるアドレス管理ユニットのブロック
図である。
【符号の説明】
１０ 情報処理システム １８ データ管理ユニット ２０ アドレス管理ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォーレン・イー・マウル アメリカ合衆国78613、テキサス州シダ ー・パーク、タク・ロード 12131

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】データ入出力及びアドレス入出力を有する
    少なくとも１つのプロセッサと、 前記各プロセッサの前記データ入出力に接続され、第１
    のクロック周波数で動作するプロセッサ・データ・バス
    と、 前記各プロセッサの前記アドレス入出力に接続されるプ
    ロセッサ・アドレス・バスと、 前記プロセッサ・データ・バスに接続され、該プロセッ
    サ・データ・バスとの間のデータ・フローを制御するデ
    ータ管理ユニットと、 前記プロセッサ・アドレス・バスに接続され、該プロセ
    ッサ・アドレス・バスとの間でアドレス情報を制御する
    アドレス管理ユニットと、 データ入出力及びアドレス入出力を有するメモリ・シス
    テムであって、前記メモリ・システムの前記データ入出
    力が前記データ管理ユニットに接続され、前記メモリ・
    システムの前記アドレス入出力が前記アドレス管理ユニ
    ットに接続される、前記メモリ・システムと、 前記データ管理ユニットに接続されるデータ・ライン
    と、前記アドレス管理ユニットに接続されるアドレス・
    ラインとを有し、第２のクロック周波数で動作する入出
    力バスと、 前記入出力バス及び少なくとも１つの入出力装置に接続
    される、少なくとも１つの入出力制御装置と、 を含む、情報処理システム。
  2. 【請求項２】前記プロセッサ・アドレス・バスが前記第
    １のクロック周波数で動作する、請求項１記載の情報処
    理システム。
  3. 【請求項３】前記第１のクロック周波数が前記第２のク
    ロック周波数と非同期である、請求項１記載の情報処理
    システム。
  4. 【請求項４】第１のバスと第２のバス間のデータ・フロ
    ーを制御するためのデータ管理ユニットであって、 前記第１のバスからのデータ信号、前記第２のバスから
    のデータ信号、及び制御信号をバッファリングするため
    の複数のバッファ・レジスタと、 前記第１のバスと前記第２のバス間のデータ・フローを
    制御するための制御論理と、 を含む、データ管理ユニット。
  5. 【請求項５】前記第１のバスがプロセッサ・データ・バ
    スを含み、前記第２のバスが入出力データ・バスを含
    む、請求項４記載のデータ管理ユニット。
  6. 【請求項６】前記第１のバスのオペレーションを制御す
    る第１のクロック信号と、 前記第２のバスのオペレーションを制御する第２のクロ
    ック信号と、 とを含み、 前記第１のクロック信号が、前記第２のクロック信号の
    周波数及び位相とは無関係の周波数及び位相で動作す
    る、請求項４記載のデータ管理ユニット。
  7. 【請求項７】第１のバスと第２のバス間のアドレス及び
    データの伝送を制御するアドレス管理ユニットであっ
    て、 前記第１のバスからのアドレス及びコマンドを復号化す
    る手段と、 前記第２のバスからのアドレス及びコマンドを復号化す
    る手段と、 前記第１のバスから復号化されたコマンドをキューに待
    機する手段と、 前記第２のバスから復号化されたコマンドをキューに待
    機する手段と、 前記第１のバスに仕向けられるコマンドを生成する第１
    のコマンド実行論理と、 前記第２のバスに仕向けられるコマンドを生成する第２
    のコマンド実行論理と、 前記第１のバスと前記第２のバス間のデータ及びアドレ
    スの伝送を制御する制御信号を生成する手段と、 を含む、アドレス管理ユニット。
  8. 【請求項８】前記第１のバスがプロセッサ・バスを含
    み、前記第２のバスが入出力バスを含む、請求項７記載
    のアドレス管理ユニット。
  9. 【請求項９】前記入出力バスから前記プロセッサ・バス
    への割込みをキューに待機する手段を含む、請求項８記
    載のアドレス管理ユニット。
  10. 【請求項１０】前記第１のバスのオペレーションを制御
    する第１のクロック信号と、 前記第２のバスのオペレーションを制御する第２のクロ
    ック信号と、 とを含み、 前記第１のクロック信号が、前記第２のクロック信号の
    周波数及び位相とは無関係の周波数及び位相で動作す
    る、請求項７記載のアドレス管理ユニット。
  11. 【請求項１１】情報処理システムにおいて、第１のバス
    と第２のバス間のデータ及びアドレス情報の転送を制御
    するバス分離ユニットであって、 前記第１のバスからのデータ信号、前記第２のバスから
    のデータ信号、及び制御信号をバッファリングするため
    の複数のバッファ・レジスタと、 前記第１のバスと前記第２のバス間のデータ・フローを
    制御するための制御論理と、 前記第１のバスからのアドレス及びコマンドを復号化す
    る手段と、 前記第２のバスからのアドレス及びコマンドを復号化す
    る手段と、 前記第１のバスから復号化されたコマンドをキューに待
    機する手段と、 前記第２のバスから復号化されたコマンドをキューに待
    機する手段と、 前記第１のバスに仕向けられるコマンドを生成する第１
    のコマンド実行論理と、 前記第２のバスに仕向けられるコマンドを生成する第２
    のコマンド実行論理と、 前記第１のバスと前記第２のバス間のデータ及びアドレ
    スの伝送を制御する制御信号を生成する手段と、 を含む、バス分離ユニット。
  12. 【請求項１２】前記第１のバスがプロセッサ・バスを含
    み、前記第２のバスが入出力バスを含む、請求項１１記
    載のバス分離ユニット。
  13. 【請求項１３】前記第１のバスのオペレーションを制御
    する第１のクロック信号と、 前記第２のバスのオペレーションを制御する第２のクロ
    ック信号と、 とを含み、 前記第１のクロック信号が、前記第２のクロック信号の
    周波数及び位相とは無関係の周波数及び位相で動作す
    る、請求項１１記載のバス分離ユニット。
JP8193466A 1995-09-29 1996-07-23 バス間の変換を有する情報処理システム Pending JPH0997231A (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0924621A3 (en) * 1997-12-22 2000-06-28 Compaq Computer Corporation Computer system including bridge logic having a fair arbitration mechanism to support isochronous devices
US6076130A (en) * 1998-03-19 2000-06-13 Hewlett-Packard Company System and method for efficient communication between buses
US6550022B1 (en) * 1999-11-02 2003-04-15 International Business Machines Corporation Hierarchical JTAG based checkstop architecture for computer systems
DE10119472A1 (de) * 2001-04-20 2002-10-31 Harman Becker Automotive Sys Schnittstelle für die Datenübertragung zwischen zwei Bussystemen und Betriebsverfahren dafür
US6959372B1 (en) * 2002-02-19 2005-10-25 Cogent Chipware Inc. Processor cluster architecture and associated parallel processing methods
US7085866B1 (en) * 2002-02-19 2006-08-01 Hobson Richard F Hierarchical bus structure and memory access protocol for multiprocessor systems
US7185175B2 (en) * 2004-01-14 2007-02-27 International Business Machines Corporation Configurable bi-directional bus for communicating between autonomous units

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4067059A (en) * 1976-01-29 1978-01-03 Sperry Rand Corporation Shared direct memory access controller
JPS52135634A (en) * 1976-05-10 1977-11-12 Hitachi Ltd Data transfer system
US4144562A (en) * 1977-06-23 1979-03-13 Ncr Corporation System and method for increasing microprocessor output data rate
US4855902A (en) * 1985-07-01 1989-08-08 Honeywell, Inc. Microprocessor assisted data block transfer apparatus
US4719621A (en) * 1985-07-15 1988-01-12 Raytheon Company Packet fastbus
US4897786A (en) * 1987-09-04 1990-01-30 Digital Equipment Corporation Bus window interlock
US4956771A (en) * 1988-05-24 1990-09-11 Prime Computer, Inc. Method for inter-processor data transfer
US5191657A (en) * 1989-11-09 1993-03-02 Ast Research, Inc. Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus
US5125080A (en) * 1989-11-13 1992-06-23 Chips And Technologies, Incorporated Logic support chip for AT-type computer with improved bus architecture
US5253353A (en) * 1990-01-02 1993-10-12 Digital Equipment Corporation System and method for efficiently supporting access to I/O devices through large direct-mapped data caches
US5555425A (en) * 1990-03-07 1996-09-10 Dell Usa, L.P. Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters
US5444860A (en) * 1992-02-14 1995-08-22 Unisys Corporation Translator system for message transfers between digital units operating on different message protocols and different clock rates
JP3515142B2 (ja) * 1992-06-11 2004-04-05 セイコーエプソン株式会社 データ転送制御装置
JP3608804B2 (ja) * 1993-05-14 2005-01-12 株式会社ソニー・コンピュータエンタテインメント バス制御装置
US5522050A (en) * 1993-05-28 1996-05-28 International Business Machines Corporation Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus

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