CN1357834A - Pci总线周期单步中断除错卡装置及其方法 - Google Patents
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Abstract
一种应用PCI界面的单步除错卡,即利用总线主控器于所欲检视PCI总线周期期间发出REQ#信号,要求下一总线周期的主控权,并将该总线周期的地址、数据、指令和组位使能(BE#)等信号状态予以锁存并通过LED显示,作为单步除错的检视依据。而最后藉由切换电路开关切换,送出一TRDY#备妥信号,并于该TRDY#备妥信号结束时同时将装置选择信号(DEVSEL#)拉为高电平,以通知单步中断除错卡上的总线主控器结束该一周期,达到单步除错的功能。
Description
本发明涉及一种单步除错卡，特别涉及一种应用外设元件交互连接(Peripheral Component Interconnect，PCI)界面的单步除错卡。
图1示出了目前所广为使用的计算机系统的结构方块图。CPU 10通过CPU总线20与NB(North bridge，为一晶片组)30相连接；而NB 30除了与存储器40(可以是SDRAM、EDORAM等存储器)相接之外，还通过AGP总线50与AGP VGA卡60相连。此外，NB 30则经由PCI总线70与SB(Southbridge，亦为一晶片组)80相接，用以传递数据与信息；而SB 80除了与硬盘(HD)90、光盘机(CDROM)100、通用串行总线(Universal Serial Bus，USB)110、输入装置(诸如鼠标、键盘等)120相接，用以存取或输入数据之外，还分别通过XD总线130与ISA总线140，与基本输入输出系统(BIOS)150以及声频装置(Audio，例如音效卡)160相接。
传统的单步中断除错卡应用在工业标准结构格式总线(IndustryStandard Architecture BUS，ISA BUS)上，藉由用来结束ISA总线周期的IOCHRDY信号强迫维持在低电平，以达到延长该总线周期的目的，并使得相关地址及数据线总线状态得以被检视。
而在PCI总线上，CPU对于传统系统BIOS的读取需通过PCI/ISA桥将读取周期由PCI总线转送至ISA总线，待BIOS数据由位于ISA总线上的ROM读出后，再藉由PCI/ISA桥将数据由ISA总线送回PCI总线。由于BIOS数据读取周期在PCI总线上须由PCI/ISA桥作回应，亦即相关的PCI周期控制信号如DEVSEL#、TRDY#等均由PCI/ISA桥产生，因此不可能单纯地藉由将用以结束PCI周期的信号如TRDY#维持在高电平，就达到暂停总线周期的目的。
而目前市面上应用于PCI总线上的除错卡，或仍需藉由ISA总线中断除错卡的辅助，藉由将用以结束ISA总线周期的IOCHRDY信号强迫维持在低电平，而达到延长该总线周期的目的，或只是于开机初期将部分BIOS数据及地址锁存至缓冲存储器后再逐一读出，而不具真正暂停总线周期，并进而作即时检视的功能。
就一正常PCI总线周期而言，当FRAME#信号由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址，而在C/BE#总线上呈现的是指令。PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该一PCI总线周期的目标装置(target device)。若是，则送出DEVSEL#信号，并将DEVSEL#信号维持在低电平，以作为回应。当该目标装置完成读写时，会发出TRDY#信号通知PCI主机进行后续的数据传送操作，倘若在该总线周期期间有任何总线主控器(bus master)发出REQ#信号要求总线的控制权，且PCI仲裁器(arbiter)亦回应GNT#信号，则于该总线周期完成后，将由该总线主控器取得下一总线周期的主控权，亦即相关的PCI总线控制信号如FRAME#，IRDY#及地址，指令等将由该总线主控器发出。
本发明所提出的应用PCI界面的单步除错卡，即利用所述总线主控器功能。将所欲检视PCI总线周期期间发出REQ#信号要求下一总线周期的主控权，并将该总线周期的地址，数据，指令，BE#等信号状态予以锁存并通过LED显示，当PCI判优器回应GNT#信号认可后，单步中断除错卡即于下一周期发送特定的地址，指令及FRAME#、IRDY#等信号，该特定的地址及指令经单步中断除错卡上的目标装置(Target Device)解码后，由该目标装置发出DEVSEL#信号，并将其维持在低电平。藉由该总线主控器周期暂停PCI总线上的操作，使前一总线周期期间所锁存的地址，数据，指令，BE#等信号状态因而得以一直显示于LED上，作为单步除错的检视依据。而最后藉由一切换开关，送出一TRDY#信号，并于该TRDY#信号结束时同时将DEVSEL#信号提升为高电平，以通知单步中断除错卡上的总线主控器结束该周期。
图1为已知计算机系统的结构方块图；
图2为本实施例时序图，描绘不同总线传输频率，与依据PCI总线传输频率所产生的取样时序的关系；及
图3为本发明实施例的单步中断除错信号流程示意图；
有关本发明的详细内容及技术，结合附图说明如下。
本发明实施例的时序图如图2所示，图2示出了不同总线传输频率，与依据PCI总线传输频率所产生的取样时序的关系。就一正常外设元件交互连接总线周期(Peripheral Component Interconnect bus cycle；PCI bus cycle)而言，当帧信号(FRAME#)由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址(address)，而在C/BE#总线上呈现的是指令(command)。而PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该一PCI总线周期的目标装置(target device)。若是，则送出装置选择信号(DEVSEL#)，并将DEVSEL#信号维持在低电平，以作为回应。当该目标装置完成读写时，会发出TRDY#备妥信号通知PCI主机进行后续的数据传送操作，倘若在该总线周期期间有任何总线主控器(bus master)发出REQ#信号要求总线的控制权，且PCI仲裁器(arbiter)亦回应一GNT#信号，则于该总线周期完成后，将由该总线主控器取得下一总线周期的主控权，亦即相关的PCI总线控制信号如FRAME#、IRDY#及地址、指令等将由该总线主控器发出。
本发明所提出的应用PCI界面的单步除错卡，即利用所述总线主控器功能。将所欲检视PCI总线周期期间发出REQ#信号要求下一总线周期的主控权，并将该总线周期的地址、数据、指令、BE#等信号状态予以锁存并通过LED显示，当PCI仲裁器回应GNT#信号认可后，单步中断除错卡即于下一周期发送特定的地址、指令及FRAME#、IRDY#等信号，该特定的地址及指令经单步中断除错卡上目标装置(Target Device)解码后，由该目标装置发出DEVSEL#信号，并将其维持在低电平。藉由该再上线主控器周期暂停PCI总线上的操作，使前一总线周期期间所锁存的地址、数据、指令、BE#等信号状态因而得以一直显示于LED上，作为单步除错的检视依据。而最后藉由切换电路切换，送出一TRDY#备妥信号，并于该TRDY#备妥信号结束时同时将DEVSEL#信号拉为高电平，以通知单步中断除错卡上的总线主控器结束该周期。
图3为本发明实施例的单步中断除错信号流程示意图，结合图2进一步说明如下。
当所欲检视的PCI总线周期开始时，PCI主机(如图1中的Northbridge 30)会将所欲定址的装置地址(device address)置于AD总线，而将PCI总线指令(bus command)置于C/BE#，并将FRAME#信号拉为低电平。此时，PCI总线上所有装置(device)会对地址及指令进行解码，以确定本身是否为该总线周期的目标装置(target device)，解码符合的目标装置会将DEVSEL#信号拉为低电平作为回应。藉由地址/指令锁存控制逻辑电路170所产生的控制信号，所欲检视总线周期的地址及指令被锁存于地址/指令锁存器180之内。
PCI主机于可开始进行读写处理时，将IRDY#信号拉为低电平。而目标装置于完成读写处理时，将TRDY#拉为低电平。数据/BE#信号锁存控制逻辑电路240于IRDY#及TRDY#同时为低电平时，将所欲检视总线周期的Data及BE#信号锁存于数据/BE#锁存器250之内，并通过显示器电路260显示。同时，藉由地址/指令缓冲器控制电路210所产生的控制信号打开缓冲器220的输出，将已被锁存于锁存器180中的地址及指令通过显示器电路230显示。缓冲器220的输出仅在所欲检视的总线周期期间当IRDY#及TRDY#均为低电平时打开，其余情况下均保持关闭。
在该总线周期期间，bus主控器控制信号产生逻辑电路270将REQ#拉为低电平，用以向PCI仲裁器(位于North bridge 30)要求后续总线周期的主控权。当PCI仲裁器将GNT#信号拉为低电平回应认可后，单步中断除错卡上的总线主控器于该总线周期结束后，取得总线的控制权。
于总线主控器周期开始时，总线主控器地址/数据产生电路280及Command/BE#产生逻辑电路290将特定的地址及指令分别置于AD及C/BE#总线，总线主控器控制信号产生逻辑电路270并先后将FRAME#及IRDY#拉为低电平。为避免总线上其他装置在总线主控器周期期间发送DEVSEL#及TRDY#信号造成周期结束，此特定的地址是用于定址单步中断除错卡上的特定目标装置。在通过锁存器180锁存地址及指令，及经过地址/指令解码逻辑电路190解码符合后，该目标装置通过DEVSEL#信号产生逻辑电路200将DEVSEL#拉为低电平回应此周期。而由于缓冲器220的输出保持关闭状态，因此总线主控器所送出的特定地址及指令并不会被显示。
当切换开关300被按下之后，产生一开/关切换信号，并藉由弹跳抑制电路310消除切换时的弹跳现象。目标装置藉由TRDY#信号产生逻辑电路320将TRDY#信号拉为低电平，持续一个PCI周期后将其拉为高电平。并藉由DEVSEL#信号产生逻辑电路200将DEVSEL#信号拉为高电平，同时总线主控器亦藉由总线主控器控制信号产生电路270将IRDY#拉为高电平，结束此总线主控器周期。由总线主控器锁存、缓冲及显示的地址、数据、指令、BE#等信号状态，也因而得以一直通过显示器电路230及260显示。而总线主控器控制信号产生电路270在总线主控器周期主控器周期期间将REQ#拉为高电平，使总线主控器于总线主控器周期结束时交还总线的主控权，并使PCI总线继续进行被中断周期的下一周期。
虽然本发明以前述的较佳实施作了说明，但该实施例并非用以限定本发明，本领域普通技术人员，在不脱离本发明的精神和范围的前提下，可对本发明进行修改，因此本发明的保护范围以后附的权利要求范围为准。
Claims (13)
1.一种外设元件交互连接(PCI)总线周期单步中断除错的方法，该方法至少包含下列步骤：
由总线主控器发出一请求信号(REQ#)，要求该总线周期的控制权；
将该总线周期的地址、数据、指令和位组使能(BE#)等信号状态予以锁存并通过显示器显示；
当PCI仲裁器回应一认可信号(ACK#)认可后，于下一该总线周期发送特定的该地址、该指令、帧信号(FRAME#)与IRDY#备妥等信号；
将该特定的地址、指令经一目标装置解码后，由该目标装置发出一装置选择信号(DEVSEL#)；
在显示器上显示前一总线周期期间所锁存的地址、数据、指令和位组使能等信号状态；及
藉由一切换开关，送出一TRDY#备妥信号，以结束该PCI总线周期。
2.如权利要求1所述的方法，其中所述由该目标装置发出该装置选择信号的步骤，是将该装置选择信号维持在低电平，以藉由该总线主控器的周期暂停该PCI总线上的操作。
3.如权利要求1所述的方法，其中所述的结束该PCI总线周期的步骤是藉由该TRDY#备妥信号结束时同时将该装置选择信号拉为高电平，以通知该总线主控器结束该总线周期。
4.如权利要求1所述的方法，其中所述的切换开关，是通过一弹跳抑制电路消除在开/关切换时，所产生不被预期的弹跳现象。
5.一种外设元件交互连接总线周期单步中断除错卡，该除错卡至少包含：
地址/指令锁存控制逻辑电路，用以产生该地址/指令控制信号，并通过一地址/指令锁存器锁存该地址/指令；
地址/指令缓冲器控制逻辑电路，藉由所述所锁存的该地址/指令输出一控制信号至一地址/指令缓冲器；
数据/位组使能信号锁存控制逻辑电路，用以产生该数据/位组使能总线的锁存控制信号，并藉由一数据/位组使能信号锁存器锁存住该数据/位组使能信号；
总线主控器控制信号产生逻辑电路，用以发出请求信号(REQ#)要求该总线的控制权；及
一切换开关，送出一TRDY#备妥信号，以通知该PCI总线周期单步中断除错卡上的该总线主控器结束该PCI总线周期。
6.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述地址/指令锁存控制逻辑电路还包含一地址/指令解码逻辑电路，用以对该地址/指令进行解码，以确定该地址/指令是否为该PCI总线周期的目标装置。
7.如权利要求6所述的PCI总线周期单步中断除错卡，其中还包含符合该PCI总线周期的目标装置时，藉由一装置选择信号(DEVSEL#)产生逻辑电路，在下一PCI总线周期中送出该装置选择信号，以作为回应的步骤。
8.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的地址/指令缓冲器是通过一显示器电路显示该地址/指令以进行检测。
9.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的数据/位组使能信号锁存器系通过显示器电路显示该数据/位组使能信号以进行检测。
10.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的总线主控器控制信号产生逻辑电路，还通过一总线主控器地址/数据产生逻辑电路，使前一PCI总线周期期间所锁存住的该地址/数据信号状态，并将该地址/数据信号显示该显示器上。
11.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的总线主宰控制信号产生逻辑电路，还通过一总线主宰指令/位组使能产生逻辑电路，使前一该PCI总线周期期间所锁存住的该指令/位组使能信号状态，并将该指令/位组使能信号显示于该显示器上。
12.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的结束该PCI总线周期是藉由该TRDY#备妥信号结束时同时将该装置选择信号拉为高电平，以通知该PCI总线周期单步中断除错卡上的该总线主宰结束该PCI总线周期。
13.如权利要求5所述的PCI总线周期单步中断除错卡，其中所述的切换开关，是通过一弹跳抑制电路消除在开/关的切换时，所产生不被预期的弹跳现象。
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