JP3206570B2 - Pci機能拡張制御装置、及びpci機能拡張制御方法 - Google Patents
Pci機能拡張制御装置、及びpci機能拡張制御方法Info
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Description
ムにおいて、PCIエージェント・デバイスが予め保有
していないPCIコンフィグレーション領域を仮想的に
付加し、拡張されたPCIコンフィグレーション領域の
情報をもとにPCI機能を拡張する技術に関する。
nnect )は、米Intel社が中心となって提唱したバ
ス規格である。PCIバス規格では、PCIバスのデー
タ転送に参加するデバイスのことをPCIエージェント
デバイスと呼んでいる。
nagement Interface SpecificationVersion1.0」PCI
Special Interest Groupに記されるように、PCIエ
ージェント・デバイスの持つPCIコンフィグレーショ
ン領域に対し、PCI機能情報を予め格納することによ
り実現される。そこで、従来PCIバスシステムにおい
て、既存のPCIエージェントデバイスに対してコンフ
ィグレーション領域の拡張、及びコンフィグレーション
領域を使用した機能の拡張を行う際には、そのPCIエ
ージェントデバイスの設計を変更してやり直すか、又は
PCIエージェントデバイスの前段に拡張したいコンフ
ィグレーション領域、もしくは拡張したいコンフィグレ
ーション領域を使用した機能を持つ新たなデバイスを配
置することにより行っていた。
PCI Bridge Architecture Specification」(PCI Speci
al Interest Group )によって提案されているPCI−
to−PCIブリッジがある。この提案は、複数のPC
Iバスを構成する際の第1のPCIバス(プライマリバ
ス)と、第2のPCIバス(セカンダリバス)とを中継
するためのブリッジ回路の制御方式に関するガイドライ
ンを記述したものである。
図8は、従来のPCI−to−PCIブリッジ回路を用
いたシステムの概略を示す図である。図8中、41はホ
ストCPUである。ホストCPU41は、ローカルバス
(以下、プロセッサバスと呼ぶ)300に接続され、こ
のプロセッサバス300を介して外部周辺装置を制御す
るものである。
プロセッサバス300に接続される。そして、メモリ部
42は、データの書き込み、及び呼び出しを行うもので
ある。43はPCIホストブリッジである。PCIホス
トブリッジ33は、ホストCPU41が接続されるプロ
セッサバス300と、第1のPCIバス301とに接続
される。そして、PCIホストブリッジ33は、プロセ
ッサバス300と第1のPCIバス301とをインター
フェースし、接続(データ的)させるものである。ま
た、PCIホストブリッジ33は、メモリ部42のアク
セス制御等を行う。
路である。PCI−to−PCIブリッジ回路44は、
第1のPCIバス301と第2のPCIバス302とに
接続される。そして、PCI−to−PCIブリッジ回
路44は、第1のPCIバス(プライマリバス)301
とインターフェースを行う手段と、第2のPCIバス
(セカンダリバス)302とインターフェースを行う手
段とを有する。更に、PCI−to−PCIブリッジ回
路44は、PCIバス規格に基づくPCI空間(コンフ
ィグレーション領域)等が設定されるコンフィギュレー
ションレジスタ、及び双方のPCIバスのバスサイクル
の受け渡しに使用されるデータバッファ等から構成され
る。そして、PCI−to−PCIブリッジ回路44
は、第1のPCIバス301と第2のPCIバス302
とをインターフェースし、接続(データ的)させるもの
である。このPCI−to−PCIブリッジ回路44は
通常1個ないし複数個のLSIで構成される。
イスである。PCIエージェントデバイス45は、第1
のPCIバス301に接続されるものとする。またPC
Iエージェントデバイス46は、第2のPCIバス30
2に接続されるものとする。このように、プロセッサバ
ス300から、複数個のPCIバス(尚、この説明では
第1のPCIバス301、及び第2のPCIバス30
2)が階層的に構成される。
ス)301に接続されたデバイス(例えば、PCIホス
トブリッジ33)から、第2のPCIバス(セカンダリ
バス)302に接続されたデバイス(例えば、PCIエ
ージュントデバイス46)へのアクセスが起きたものと
する。まず、PCI−to−PCIブリッジ回路44の
第1のPCIバス(プライマリバス)301とインター
フェースを行う手段が、そのアクセスを受け取る。そし
て、そのアクセスをPCI−to−PCIブリッジ回路
44の第2のPCIバス(セカンダリバス)302とイ
ンターフェースを行う手段に渡す。すると、第2のPC
Iバス(セカンダリバス)302とインターフェースを
行う手段が、第2のPCIバス(セカンダリバス)30
2上のアクセスとしてバスサイクルを発生させ、PCI
エージュントデバイス46にアクセスする。
ス)302に接続されたデバイスから第1のPCIバス
(プライマリバス)301に接続されたデバイスへのア
クセスが起きたものとする。まず、PCI−to−PC
Iブリッジ回路44の第2のPCIバス(セカンダリバ
ス)302とインターフェースを行う手段がアクセスを
受け取り、第1のPCIバス(プライマリバス)301
とインターフェースを行う手段に受け渡す。そして、第
1のPCIバス(プライマリバス)301とインターフ
ェースを行う手段が、第1のPCIバス(プライマリバ
ス)301上のアクセスとしてバスサイクルを発生さ
せ、アクセスを起こす。
ジ回路44が、第1のPCIバス(プライマリバス)3
01と、第2のPCIバス(セカンダリバス)302と
の間におけるバス調停を行うことと、PCI−to−P
CIブリッジ回路44自身がコンフィグレーション領域
を持つこととから、予め拡張したい機能を持つPCI−
to−PCIブリッジ回路44を設計することにより、
既存のPCIエージェントデバイスに対して新たな機能
としてPCI−to−PCIブリッジ回路44のもつ機
能を追加することができる。
は次のような問題点があった。第1の問題点は、PCI
−to−PCIブリッジ回路44は、回路的な規模が大
きいと言うことである。また、回路規模が大きいため、
設計時の負担と作成するデバイス自体の価格が高価なも
のとなる。
におけるデータ転送の際に、第1のPCIバス(プライ
マリバス)301と、第2のPCIバス(セカンダリバ
ス)302との間におけるバス調停のための制御回路
と、バス調停のために使用するデータバッファが必要と
なるためである。また、第2の問題点は、拡張する機能
に対する制御が複雑になることである。
バイスの持つコンフィグレーション領域と、PCI−t
o−PCIブリッジ回路のもつコンフィグレーション領
域とがまったく別のところにあるためである。そこで、
本発明は、以上の問題点を解決し、PCIホスト・ブリ
ッジからPCIエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、PCIエージェン
ト・デバイスが予め保有していないPCIコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
PCIコンフィグレーション領域の情報をもとにPCI
機能を拡張する技術を提供することを目的とする。
は、PCIバスシステムにおけるPCI機能拡張制御装
置であって、第1のPCIバスに接続されるPCI機能
拡張制御回路と、前記PCI機能拡張制御回路が有する
新たな第2のPCIバスと、第1のPCIバスと第2の
PCIバスとの間に接続されるバス・スイッチとを有し
前記バス・スイッチは、前記PCI機能拡張制御回路に
接続され、前記PCI機能拡張制御回路からの開閉制御
信号を受信すると、第1のPCIバスと第2のPCIバ
スとを切断又は接続する手段を有し、前記PCI機能拡
張制御回路は、第1のPCIバス、及び第2のPCIバ
スのトランザクションを監視し、第2のPCIバスに接
続されるPCIエージェントデバイスにおいて所望する
拡張コンフィグレーション領域へのアクセスの場合、前
記バス・スイッチに開閉制御信号を出力させ、第1のP
CIバス、又は第2のPCIバスに拡張する所望のPC
I制御信号を出力する手段を有することを特徴とする。
記PCIエージェントデバイスに接続される拡張回路に
制御信号を出力させる手段を有することを特徴とする。
トデバイスに接続される装置である。例えば、PCIエ
ージェントデバイスがSCSI(Small Computer Syste
m Interface )ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。また、前記PC
I機能拡張制御装置は、第1のPCIバスに接続される
バスバッファを更に有し前記PCI機能拡張制御回路
は、前記バスバッファを介して第1のPCIバスに接続
され、前記バス・スイッチは、前記バスバッファを介し
て第1のPCIバスに接続されてなることを特徴とす
る。
ンフィグレーション領域の情報をもとにPCI機能を拡
張することができる。また、上記目的を達成する本発明
は、第1のPCIバスと、第1のPCIバスに接続され
るPCI機能拡張制御回路と、PCI機能拡張制御回路
が所有する第2のPCIバスと、第1のPCIバスと第
2のPCIバスとの間に接続されるバス・スイッチ(第
1のPCIバスと第2のPCIバスとを切断、又は接続
する手段を具備)と、第2のPCIバスに接続されるP
CIエージェントデバイスとを有するPCIバスシステ
ムにおけるPCI機能拡張制御方法であって、第1のP
CIバスと第2のPCIバスとのトランザクションが前
記PCIエージェントデバイスにおいて所望する拡張コ
ンフィグレーション領域へのアクセスか否かを監視する
監視工程と、前記監視工程の結果、所望する拡張コンフ
ィグレーション領域へのアクセスの場合、前記バス・ス
イッチを制御し、第1のPCIバス、及び第2のPCI
バスに拡張する所望のPCI制御信号を出力する工程と
を有することを特徴とする。
コンフィグレーション領域へのアクセスの場合、前記P
CIエージェントデバイスに接続される拡張回路に制御
信号を出力する工程を有することを特徴とする。
バスに接続されるPCI機能拡張制御回路と、PCI機
能拡張制御回路が所有する第2のPCIバスと、第1の
PCIバスと第2のPCIバスとの間に接続されるバス
・スイッチ(第1のPCIバスと第2のPCIバスとを
切断、又は接続する手段を具備)と、第2のPCIバス
に接続されるPCIエージェントデバイスとを有するP
CIバスシステムにおけるPCI機能拡張制御方法であ
って、PCI機能拡張制御回路は、第1のPCIバスの
トランザクションが前記PCIエージェントデバイスに
おいて所望する拡張コンフィグレーション領域へのアク
セスか否かを監視する監視工程と、この監視工程の結
果、所望する拡張コンフィグレーション領域へのアクセ
スの場合、第1のPCIバスからPCIエージェントデ
バイスへの信号を前記バス・スイッチに切断させ、前記
PCIエージェントデバイスに第2のPCIバスを介し
て所望のPCI制御信号を出力する工程と、PCI機能
拡張制御回路は、第2のPCIバスのトランザクション
が前記PCIエージェントデバイスにおいて所望する拡
張コンフィグレーション領域へのアクセスか否かを監視
する監視工程と、この監視工程の結果、所望する拡張コ
ンフィグレーション領域へのアクセスの場合、前記PC
Iエージェントデバイスから第1のPCIバスへの信号
を前記バス・スイッチに切断させ、第1のPCIバスに
所望の拡張するPCI制御信号を出力する工程とを有す
ることを特徴とする。
ンフィグレーション領域の情報をもとにPCI機能を拡
張することができる。
信号名に対し" _A" が付加されているものはPCIバ
ス101に接続される信号であり、また" _B" が付加
されているものはPCIバス102に接続される信号で
ある。また、信号名に対して" #" が付加されているも
のはLowがアクティブとなる制御信号である。
る。図1中、1はPCI機能拡張制御回路である。PC
I機能拡張制御回路1は、後述する主制御部11、パリ
ティ演算部12、レジスタ部13、ラッチレジスタ部1
4、及びデコーダ部15から構成される。そして、PC
I機能拡張制御回路1は、後述するPCIホスト・ブリ
ッジからPCIエージェント・デバイスへのバス・トラ
ンザクションを操作することにより、PCIエージェン
ト・デバイスが予め保有していないPCIコンフィグレ
ーション領域を仮想的に付加し、それにより拡張された
PCIコンフィグレーション領域の情報をもとにPCI
機能を拡張するものである。ここで、101、及び10
2はPCIバスである。PCI(Peripheral Component
Interconnect )は、米Intel社が中心となって提
唱したバス規格である。
は、プログラムを介してPCIエージェントデバイスに
対してデータ転送を指示するものである。3はPCIホ
ストブリッジである。PCIホストブリッジ3は、ホス
トCPU2とPCIバス101との間におけるバスブリ
ッジ制御を行うものである。4は、バス・スイッチであ
る。バス・スイッチ4は、PCIバス101とPCIバ
ス102との間に設置され、PCIバス101とPCI
バス102との電気的接続の開閉をおこなうものであ
る。この電気的接続の開閉は、バス・スイッチ4の制御
端子に入力される信号により開閉を行う。
る。PCIエージェントデバイス5は、PCIバス10
2に接続される。また、PCIバス101はバス・スイ
ッチ4を介してPCIバス102と接続されているた
め、PCIエージェントデバイス5は、バス・スイッチ
4を介してPCIバス101と接続される。6は、PC
I拡張機能制御部である。PCI拡張機能制御部6は、
後述するデコーダ部15に接続される。そして、PCI
エージェントデバイスに拡張回路が接続された場合、P
CI拡張機能制御部6は、デコーダ部15からの信号を
受けると制御信号をPCIエージェントデバイスに接続
される拡張回路に発生させる。これによりPCIエージ
ェントデバイス5が予め保有していない拡張機能を付加
することができる。
トデバイスに接続される装置である。例えば、PCIエ
ージェントデバイスがSCSI(Small Computer Syste
m Interface )ボードであれば、それらに接続されるハ
ードディスク、及びスキャナーである。11は、主制御
部である。主制御部11は、PCIバス101、及びP
CIバス2に各々別々に接続される。また、主制御部1
1は、バス・スイッチ4の制御端子に接続され、バス・
スイッチ4の開閉を制御する手段を有する。また、主制
御部11は、PCIバス101上に発生するPCIバス
トランザクションを監視し、PCIホストブリッジ3か
ら発生したPCIバストランザクションがPCIエージ
ェントデバイス5のコンフィグレーション領域に対する
ものであればバス・スイッチ4の開閉を制御してPCI
バス101とPCIバス102との接続を切断し、切断
されたPCI制御信号を新たに生成することでPCIバ
ストランザクションを操作する。また、主制御部11は
後述するパリティ演算部12にも接続され、PCIバス
101の制御信号、PCIバス102の制御信号、及び
パリティデータから、PCIバストランザクションを操
作する際のPCIバス101、及びPCIバス102へ
のパリティ信号を生成する。
演算部12は、PCIバス101と主制御部11に接続
され、PCIバス101上のAD_A[31::0]お
よびC/BE[3::0]#から偶数パリティを演算し
パリティデータを発生する。13は、レジスタ部であ
る。レジスタ部13は、主制御部11、PCIバス10
1、及び後述するデコーダ部15に接続される。そし
て、PCIバス101、及びPCIバス102の制御信
号と、主制御部11により新たに生成されるPCI制御
信号とにより、拡張されたPCIコンフィグレーション
領域としての値の保持、及び出力を行うのもである。
レジスタ部14は、PCIバス101、PCIバス10
2、主制御部11、及びレジスタ部13に接続される。
そして、ラッチレジスタ部14は、PCIバス102の
制御信号と、主制御部11により生成される新たなPC
I制御信号とを基に、PCIバス102上のデータとレ
ジスタ部13に格納されるデータとを複合して保持す
る。そして、PCIホストブリッジ3から生成されるP
CIバストランザクションがPCIコンフィグレーショ
ン領域からの読み出しである場合には、その保持したデ
ータをPCIバス101上に出力する。
は、レジスタ部13、及びPCI拡張機能制御部6に接
続される。そして、デコーダ部15は、レジスタ部13
に格納されたデータを基に、PCIエージェントデバイ
ス5が予め保有していないPCI拡張機能のための制御
信号をPCI拡張機能制御部6に発生する。次に、本実
施形態の動作について説明する。
エージェントデバイス5との間でデータ転送が行われる
場合で、そのデータ転送がPCIエージェントデバイス
5からのPCIコンフィグレーションデータの読み出し
だとする。この場合には、PCIホストブリッジ3に対
してPCIエージェントデバイス5から返されるデータ
とレジスタ部13に保持するデータとを複合してPCI
ホストブリッジ3に転送する。
ージェントデバイス5との間でデータ転送が行われる場
合で、そのデータ転送がPCIエージェントデバイス5
へのPCIコンフィグレーションデータの書き込みだと
する。この場合には、PCIホストブリッジ3から転送
されるデータのうち所望の拡張領域分のデータをレジス
タ13に保持する。
バイス5が予め保有していないPCIコンフィグレーシ
ョン領域を、PCIホストブリッジ3に対して仮想的に
保有するようにみせることができる。また、レジスタ部
13内の値によってデコーダ部15はPCI拡張機能制
御部6に制御信号を発生させる。このPCI拡張機能制
御部6が発生する制御信号は、PCIエージェントデバ
イス5に接続される拡張回路に出力される。これにより
PCIエージェントデバイス5が予め保有していないP
CI拡張機能を付加することができる。
おける主制御部11の内部構成を示すブロック図であ
る。図2中21は、PCIステートマシーンである。P
CIステートマシーン21は、PCIバス101、及び
PCIバス102に接続され、PCIバス101上のP
CIバストランザクションを監視し、トランザクション
中のフェーズを示すPCIステータス情報を生成する。
ス・スイッチ制御部22は、PCIステートマシーン2
1に接続され、PCIステートマシーン21からのPC
Iステータス情報をもとに、PCIホストブリッジ3か
ら発生したPCIバストランザクションがPCIエージ
ェントデバイス5のコンフィグレーション領域である場
合に、バス・スイッチ4を制御するためのバス・スイッ
チ制御信号を生成する。
ME制御部23は、PCIステートマシン21に接続さ
れる。そして、FRAME制御部23は、バス・スイッ
チ4が制御されてPCIバス101とPCIバス102
との接続を切断した時のPCI制御信号としてのFRA
ME_B#信号を生成し発生させ、また、そのFRAM
E_B#信号のFRAMEアウトプットイネーブル信号
を生成し発生させる。
制御部24は、PCIステートマシーン21に接続され
る。そして、IRDY制御部24は、バス・スイッチ4
が制御されてPCIバス101とPCIバス102との
接続を切断した時のPCI制御信号としてのIRDY_
B#信号を生成し発生させ、また、そのIRDY_B#
信号のIRDYアウトプットイネーブル信号を生成し発
生させる。
制御部25は、PCIステートマシーン21に接続され
る。そして、TRDY制御部25は、バス・スイッチ4
が制御されてPCIバス101とPCIバス102との
接続を切断した時のPCI制御信号とてのTRDY_B
#信号を生成し発生させ、また、そのTRDY_B#信
号のTRDYアウトプットイネーブル信号を生成し発生
させる。
VSEL制御部26は、PCIステートマシーン21に
接続される。そして、DEVSEL制御部26は、バス
・スイッチ4が制御されてPCIバス101とPCIバ
ス102との接続を切断した時のPCI制御信号として
のDEVSEL_A#信号を生成し発生させ、また、そ
のDEVSEL_A#信号のDEVSELアウトプット
イネーブル信号を生成し発生させる。
制御部27は、PCIステートマシン21に接続され
る。そして、STOP制御部27は、バス・スイッチ4
が制御されてPCIバス101とPCIバス102との
接続を切断した時のPCI制御信号としてのSTOP_
A#信号を生成し発生させ、また、そのSTOP_A#
信号のSTOPアウトプットイネーブル信号を生成し発
生させる。
部28は、PCIステートマシン21、及びパリティ演
算部12に接続される。そして、PAR制御部28は、
バス・スイッチ4が制御されてPCIバス101とPC
Iバス102との接続を切断した時のPCI制御信号と
してのPAR_AとPAR_Bとを生成し発生させ、ま
た、そのPAR_AとPAR_BとのPAR_Aアウト
プットイネーブル信号とPAR_Bアウトプットイネー
ブル信号とを生成し発生させる。
ン21について説明する。図3はPCIステートマシー
ン21のステータス遷移のシーケンスを示す図である。
PCIステートマシーン21は、例えば図3の式に示さ
れる論理によるステータス遷移のシーケンスで動作す
る。図3中、IDLEはアイドル状態のステートであ
る。
関与するトランザクションが終了した時のステートであ
る。B_BUSYは、自らが関与しないトランザクショ
ン中のステートである。S_DATAは、ターゲットが
データを転送する可能性のあるステートである。
#をアサートしマスタがFRAME_A#をデアサート
するのを待っているステートである。Hitはアドレス
デコードがヒット(一致、又は不一致)した否かの状態
を示す。D_doneは、デバイスがアドレスデコード
を完了したか否かの状態を示す。
について、図4から図6を参照し、詳細に説明する。図
4から図6は、本実施形態の回路のタイミングチャート
を示す図である。一般的なPCIバストランザクション
の手順は「PCI LOCAL BUS SPECIFICATION REVISION2.1
」PCI Special Interest Groupを参照されたい。
けるコンフィグレーションリードトランザクションのシ
ングルデータ転送サイクルの動作を示すタイミングチャ
ート図である。図4を参照すると、T01においてPC
Iバス101上では、PCIホストブリッジ3によって
FRAME_A#がアサートされ、IDSELがHiに
ドライブされ、またC/BE[3::0]#がコンフィ
グレーションリードコマンドであるため、PCIエージ
ェントデバイス5へのPCIコンフィグレーションリー
ドサイクルが開始されたことを意味する。
ンフィグレーションリードサイクルの開始を認識し、内
部のステータス情報を遷移させ、また、バス・スイッチ
制御部22は、バス・スイッチ4を切断するように制御
する。また、主制御部11は、このステート遷移と同時
にFRAME制御部23、IRDY制御部24、TRD
Y制御部25、DEVSEL制御部26、及びSTOP
制御部27がそれぞれFRAMEアウトプットイネーブ
ル信号、IRDYアウトプットイネーブル信号、TRD
Yアウトプットイネーブル信号、DEVSELアウトプ
ットイネーブル信号、及びSTOPアウトプットイネー
ブル信号をアクティブにし、また、PAR制御部28は
PAR_Bアウトプットイネーブル信号をアクティブに
する。FRAME制御部23は、FRAMEアウトプッ
トイネーブル信号をアクティブにするとともに、FRA
ME_B#にたいしてHiをドライブしFRAME_B
#をデアサートする。またIRDY制御部24は、IR
DYアウトプットイネーブル信号をアクティブにすると
ともに、IRDY_B#にたいしてPCIホストブリッ
ジ3によってドライブされるIRDY_A#の状態を出
力する。PAR制御部28では、パリティ制御部12か
らのパリティデータをPAR_Bとしてラッチし出力す
る。またレジスタ部13では、T01においてAD_A
[31::0]上のアクセス先のアドレスをラッチす
る。
IRDY制御部24はPCIホストブリッジ3によって
IRDY_A#がアサートされていることを認識しIR
DY_B#にLowをドライブし、DEVSEL制御部
26では、PCIエージェントデバイス5によりドライ
ブされるDEVSEL_B#の状態をDEVSEL_A
#に出力する。T02ではまた、PAR制御部28は、
PAR_Bアウトプットイネーブル信号をインアクティ
ブにする。
IRDY制御部24は、PCIエージェントデバイス5
によってTRDY_B#がアサートされていることを認
識し、IRDY_B#をHiにドライブしデアサートす
る。この時、バス・スイッチ4によってPCIバス10
1とPCIバス102は切断されており、FRAME_
B#がデアサートされた状態でIRDY_B#がデアサ
ートされるためPCIバス102側でのこのPCIバス
トランザクションの最後のデータフェーズが終了したこ
とを意味する。T03ではまた、TRDY制御部25は
TRDY_B#がアサートされていることを認識しTR
DY_A#をアサートし、DEVSEL制御部26はD
EVSEL_B#がアサートされていることを認識しD
EVSEL_A#にLowをドライブする。また、ラッ
チレジスタ部14はPCIエージェントデバイス5によ
ってドライブされるPCIバス102上のAD_B[3
1::0]の値をラッチしAD_A[31::0]に出
力する。この時、ラッチレジスタ部14にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部13内に格納されて
いるデータが複合されてラッチされる。また、T03に
おいて、STOP制御部27では、PCIエージェント
デバイス5によってSTOP_B#がアサートされてい
る場合はSTOP_A#をアサートする。
DY制御部25およびDEVSEL制御部26は、PC
IホストブリッジによりFRAME_A#がデアサート
された状態でありIRDY_A#がアサートされた状態
であることを認識し、TRDY_A#およびDEVSE
L_A#をHiにドライブしデアサートする。また、T
04において、STOP制御部27では、STOP_A
#がアサートされている場合は、STOP_A#をデア
サートする。T04ではまた、PAR制御部28は、P
AR_Aアウトプットイネーブル信号をアクティブに
し、パリティ制御部12からのパリティデータをPAR
_Aとしてラッチし出力する。この時、PCIバス10
1上ではFRAME_A#がデアサートされた状態でI
RDY_A#がアサートされTRDY_A#がアサート
されているため、このPCIバストランザクションの最
後のデータ転送フェーズが終了したことを意味する。こ
こで、主制御部11はデータ転送フェーズの終了を認識
し内部のステータス情報を遷移させる。
主制御部11は、PCIバス101上での最後のデータ
転送フェーズが終了した後のPCIバス101の制御信
号に対するデアサート期間が完了するため内部のステー
タス情報を遷移させる。T05ではまた、FRAME制
御部23、IRDY制御部24、TRDY制御部25、
DEVSEL制御部26、STOP制御部27およびP
AR制御部28は、それぞれFRAMEアウトプットイ
ネーブル信号、IRDYアウトプットイネーブル信号、
TRDYアウトプットイネーブル信号、DEVSELア
ウトプットイネーブル信号、STOPアウトプットイネ
ーブル信号およびPAR_Aアウトプットイネーブル信
号をインアクティブの状態にし、バス・スイッチ制御部
22はバス・スイッチ4をPCIバス101とPCIバ
ス102とが接続するように制御する。
ランザクションにおけるコンフィグレーションリードト
ランザクションのバーストデータ転送サイクルの動作を
示すタイミングチャート図である。次に、図5を参照す
ると、T11においてPCIバス101上では、PCI
ホストブリッジ3によってFRAME_A#がアサート
され、IDSELがHiにドライブされ、またC/BE
[3::0]#がコンフィグレーションリードコマンド
であるため、PCIエージェントデバイス5へのPCI
コンフィグレーションリードサイクルが開始されたこと
を意味する。主制御部11は、T11においてPCIコ
ンフィグレーションリードサイクルの開始を認識し内部
のステータス情報を遷移させ、バス・スイッチ制御部2
2は、バス・スイッチ4を切断するように制御する。主
制御部11ではまた、このステート遷移と同時にFRA
ME制御部23、IRDY制御部24、TRDY制御部
25、DEVSEL制御部26、及びSTOP制御部2
7がそれぞれFRAMEアウトプットイネーブル信号、
IRDYアウトプットイネーブル信号、TRDYアウト
プットイネーブル信号、DEVSELアウトプットイネ
ーブル信号、及びSTOPアウトプットイネーブル信号
をアクティブにし、PAR制御部28はPAR_Bアウ
トプットイネーブル信号をアクティブにする。FRAM
E制御部23は、FRAMEアウトプットイネーブル信
号をアクティブにするとともに、FRAME_B#をH
iにドライブしFRAME_B#をデアサートする。ま
たIRDY制御部24は、IRDYアウトプットイネー
ブル信号をアクティブにするとともに、IRDY_B#
にたいしてPCIホストブリッジ3によってドライブさ
れるIRDY_A#の状態を出力する。PAR制御部2
8では、パリティ制御部12からのパリティデータをP
AR_Bとしてラッチし出力する。またレジスタ部13
では、T11においてAD_A[31::0]上のアク
セス先のアドレスをラッチする。
IRDY制御部24はPCIホストブリッジ3によって
IRDY_A#がアサートされていることを認識し、I
RDY_B#にLowをドライブし、DEVSEL制御
部26では、PCIエージェントデバイス5によりドラ
イブされるDEVSEL_B#の状態をDEVSEL_
A#に出力する。この時、PAR制御部28は、PAR
_Bアウトプットイネーブル信号をインアクティブにす
る。T12ではまた、主制御部11は、IRDY_A#
がアサートされた状態でFRAME_A#がアサートさ
れたままであることから、このPCIバストランザクシ
ョンがバーストサイクルであると認識しリードバースト
イネーブル信号を発生する。
DY制御部24は、PCIエージェントデバイス5によ
ってTRDY_B#がアサートされていることを認識し
IRDY_B#をHiにドライブしデアサートする。こ
の時、バス・スイッチ4によってPCIバス101とP
CIバス102とは切断されており、FRAME_B#
がデアサートされた状態でIRDY_B#がデアサート
されるためPCIバス102側でのこのPCIバストラ
ンザクションの最後のデータフェーズが終了したことを
意味する。また、T13では、TRDY制御部25はT
RDY_B#がアサートされていることを認識しTRD
Y_A#をアサートし、DEVSEL制御部26はDE
VSEL_B#がアサートされていることを認識しDE
VSEL_A#をLowにドライブする。また、ラッチ
レジスタ部14はPCIエージェントデバイス5によっ
てドライブされるPCIバス102上のAD_B[3
1::0]の値をラッチしAD_A[31::0]に出
力する。この時、ラッチレジスタ部14にはアクセス先
が本発明の回路により拡張された領域である場合には、
そのアドレスに対応するレジスタ部13内に格納されて
いるデータが複合されてラッチされる。また、T13に
おいて、STOP制御部27では、リードバーストイネ
ーブル信号を受け、PCIエージェントデバイス5によ
ってドライブされるSTOP_B#の状態に関わらずS
TOP_A#をアサートし、PCIホストブリッジ3に
たいして、このPCIバストランザクションの終了要求
を示す。
DY制御部25は、PCIホストブリッジ3によりIR
DY_A#がアサートされた状態であることを認識し、
TRDY_A#をHiにドライブしデアサートする。こ
こで、主制御部11はPCIバストランザクションにお
ける最後のデータ転送フェーズの終了を認識し内部のス
テータス情報を遷移させる。T14ではまた、PAR制
御部28は、PAR_Aアウトプットイネーブル信号を
アクティブにし、パリティ制御部12からのパリティデ
ータをPAR_Aとしてラッチし出力する。
PCIホストブリッジ3は、STOP_A#がアサート
されていたことによってFRAME_A#をデアサート
しており、IRDY_A#がアサートされた状態でST
OP_A#がアサートされているため、このPCIバス
トランザクションのウェイト状態が終了したことを意味
する。ここで、主制御部11はPCIバストランザクシ
ョンのウェイト状態の終了を認識し内部のステータス情
報を遷移させる。この時、DEVSEL制御部26、及
びSTOP制御部27は、それぞれDEVSEL_A
#、STOP_A#をHiにドライブしデアサートす
る。またPAR制御部28は、PAR_Aアウトプット
イネーブル信号をインアクティブな状態にする。
主制御部11は、PCIバス101上でのウェイト状態
が終了した後のPCIバス101の制御信号に対するデ
アサート期間が完了するため内部のステータス情報を遷
移させる。T16ではまた、FRAME制御部23、I
RDY制御部24、TRDY制御部25、DEVSEL
制御部26およびSTOP制御部27は、それぞれFR
AMEアウトプットイネーブル信号、IRDYアウトプ
ットイネーブル信号、TRDYアウトプットイネーブル
信号、DEVSELアウトプットイネーブル信号および
STOPアウトプットイネーブル信号をインアクティブ
の状態にし、バス・スイッチ制御部22はバス・スイッ
チ4をPCIバス101とPCIバス102とが接続す
るように制御する。
ランザクションにおけるコンフィグレーションライトト
ランザクションのシングルデータ転送サイクルの動作を
示すタイミングチャート図である。本実施形態では、コ
ンフィグレーションライトトランザクションの場合、特
にPCIバストランザクションの操作は行わず、主制御
部11内のステータス情報の遷移、及び書き込みデータ
が有効となるタイミングでレジスタ部13に値をラッチ
するだけの動作である。そのため、シングルデータ転送
サイクルだけの説明を行う。バーストデータ転送サイク
ルの場合は、データの書き込みが行われた場合に、次に
書き込む先のアドレスを順次インクリメントしていくの
みである。
PCIバス101上では、PCIホストブリッジ3によ
ってFRAME_A#がアサートされ、IDSELがH
iにドライブされ、またC/BE[3::0]#がコン
フィグレーションライトコマンドであるため、PCIエ
ージェントデバイス5へのPCIコンフィグレーション
ライトサイクルが開始されたことを意味する。主制御部
11は、T21においてPCIコンフィグレーションラ
イトサイクルの開始を認識し内部のステータス情報を遷
移させる。この時、主制御部11では内部のステータス
情報を遷移させるのみでその他の動作は行わず、レジス
タ部13はT21においてAD_A[31::0]上の
アクセス先のアドレスをラッチする。
レジスタ部13は、IRDY_A#がアサートされた状
態でTRDY_B#がアサートされているため、レジス
タ部13にラッチされたアクセス先のアドレスのコンフ
ィグレーション領域のレジスタに対しAD_A[3
1::0]上のデータを格納する。またT22では、F
RAME_A#がデアサートされた状態でIRDY_A
#がアサートされTRDY_A#がアサートされている
ためPCIバストランザクションの最後のデータ転送フ
ェーズであることを意味し、主制御部11は内部のステ
ータス情報を遷移させる。
部11は、PCIバス101上での最後のデータ転送フ
ェーズが終了した後のPCIバス101の制御信号に対
するデアサート期間が完了するため内部のステータス情
報を遷移させる。次に、本発明の他の実施形態について
詳細に説明する。尚、他の実施形態の説明にあたって、
本実施形態と同様な部分については説明を省略し、異な
る部分についてのみ説明する。
ある。図7中、31はバスバッファである。バスバッフ
ァ31は、PCIバス101の各信号のバッファリング
を行うものである。111はPCIバスである。PCI
バス111は、バスバッファ31を介してPCIバス1
01に接続される。また、PCIバス111は、PCI
機能拡張制御回路1と、バス・スイッチ4とに接続され
る。
る。同一のPCIバス上に、同時に接続できるデバイス
数には限度がある。そこで、PCIバスの規定では、P
CI拡張カードを設計する場合に、1本の信号に対する
接続負荷容量に制限がある。そのため、既存のPCIエ
ージェントデバイスをPCI拡張カード上のPCIバス
に接続すると、1つのデバイスで負荷容量制限に達して
しまい、直接PCI拡張カード上のPCIバスと、PC
I機能拡張制御回路およびバス・スイッチを接続できな
い場合があるという問題がある。
Iホストブリッジ3からPCIエージェントデバイス5
への出力信号は、まずバスバッファ31が受けとる。そ
して、バスバッファ31は、その信号をバッファリング
させ、出力する。その出力された信号をPCI機能拡張
制御回路1と、バス・スイッチ4を介してPCIエージ
ェントデバイス5とは受けとる。
出力信号は、バスバッファ31に対する1つのデバイス
負荷でPCI機能拡張制御回路1と、PCIエージェン
トデバイス5との2つのデバイスを駆動することができ
る。このように、他の実施形態では、PCI拡張カード
を設計するようなPCIバスの信号に負荷容量制限が存
在する場合に、バスバッファ31を設けることによりP
CIバス101への接続はバスバッファ31のみとし負
荷容量を軽減できる。
果として、PCI−to−PCIブリッジのような大規
模な回路構成のデバイスを必要とすることなく、小規模
な回路構成で既存のPCIエージェントデバイスに対し
てコンフィグレーション領域の拡張を行えることであ
る。
の操作を行い、仮想的にコンフィグレーション領域を付
加するためである。また、第2の効果は、既存のデバイ
スにたいして設計変更等を行うことなく1つのデバイス
としてコンフィグレーション領域を使用する機能の拡張
を行えることである。
グレーション領域をもとに機能を拡張することができる
ためである。また、第3の効果は、PCIバスの信号に
負荷容量制限が存在する場合にも、同じPCIバス上に
複数のデバイス(例えば、PCI機能拡張制御回路とバ
ス・スイッチと)を同時に接続することができる。
にバスバッファを設けたためである。
である。
部構成を示すブロック図である。
シーン21のステータス遷移のシーケンスを示す図であ
る。
ザクションにおけるコンフィグレーションリードトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
ザクションにおけるコンフィグレーションリードトラン
ザクションのバーストデータ転送サイクルの動作を示す
タイミングチャート構成図である。
ザクションにおけるコンフィグレーションライトトラン
ザクションのシングルデータ転送サイクルの動作を示す
タイミングチャート図である。
の図である。
いたシステムの概略を示す図である。
Claims (6)
- 【請求項1】 PCIバスシステムにおけるPCI機能
拡張制御装置であって、 第1のPCIバスに接続されるPCI機能拡張制御回路
と、 前記PCI機能拡張制御回路が有する新たな第2のPC
Iバスと、 第1のPCIバスと第2のPCIバスとの間に接続され
るバス・スイッチとを有し 前記バス・スイッチは、前記PCI機能拡張制御回路に
接続され、前記PCI機能拡張制御回路からの開閉制御
信号を受信すると、第1のPCIバスと第2のPCIバ
スとを切断又は接続する手段を有し、 前記PCI機能拡張制御回路は、第1のPCIバス、及
び第2のPCIバスのトランザクションを監視し、第2
のPCIバスに接続されるPCIエージェントデバイス
において所望する拡張コンフィグレーション領域へのア
クセスの場合、前記バス・スイッチに開閉制御信号を出
力させ、第1のPCIバス、又は第2のPCIバスに拡
張する所望のPCI制御信号を出力する手段を有するこ
とを特徴とするPCI機能拡張制御装置。 - 【請求項2】 前記PCI機能拡張制御回路は、前記P
CIエージェントデバイスに接続される拡張回路に制御
信号を出力させる手段を有することを特徴とする請求項
1に記載のPCI機能拡張制御装置。 - 【請求項3】 前記PCI機能拡張制御装置は、第1の
PCIバスに接続されるバスバッファを更に有し 前記PCI機能拡張制御回路は、前記バスバッファを介
して第1のPCIバスに接続され、 前記バス・スイッチは、前記バスバッファを介して第1
のPCIバスに接続されてなることを特徴とする請求項
1又は請求項2に記載のPCI機能拡張制御装置。 - 【請求項4】 第1のPCIバスと、第1のPCIバス
に接続されるPCI機能拡張制御回路と、PCI機能拡
張制御回路が所有する第2のPCIバスと、第1のPC
Iバスと第2のPCIバスとの間に接続されるバス・ス
イッチ(第1のPCIバスと第2のPCIバスとを切
断、又は接続する手段を具備)と、第2のPCIバスに
接続されるPCIエージェントデバイスとを有するPC
IバスシステムにおけるPCI機能拡張制御方法であっ
て、 第1のPCIバスと第2のPCIバスとのトランザクシ
ョンが前記PCIエージェントデバイスにおいて所望す
る拡張コンフィグレーション領域へのアクセスか否かを
監視する監視工程と、 前記監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、前記バス・スイッチを制御
し、第1のPCIバス、及び第2のPCIバスに拡張す
る所望のPCI制御信号を出力する工程とを有すること
を特徴とするPCI機能拡張制御方法。 - 【請求項5】 前記監視工程の結果、所望する拡張コン
フィグレーション領域へのアクセスの場合、前記PCI
エージェントデバイスに接続される拡張回路に制御信号
を出力する工程を有することを特徴とする請求項4に記
載のPCI機能拡張制御方法。 - 【請求項6】 第1のPCIバスと、第1のPCIバス
に接続されるPCI機能拡張制御回路と、PCI機能拡
張制御回路が所有する第2のPCIバスと、第1のPC
Iバスと第2のPCIバスとの間に接続されるバス・ス
イッチ(第1のPCIバスと第2のPCIバスとを切
断、又は接続する手段を具備)と、第2のPCIバスに
接続されるPCIエージェントデバイスとを有するPC
IバスシステムにおけるPCI機能拡張制御方法であっ
て、 PCI機能拡張制御回路は、第1のPCIバスのトラン
ザクションが前記PCIエージェントデバイスにおいて
所望する拡張コンフィグレーション領域へのアクセスか
否かを監視する監視工程と、この 監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、第1のPCIバスからPC
Iエージェントデバイスへの信号を前記バス・スイッチ
に切断させ、前記PCIエージェントデバイスに第2の
PCIバスを介して所望のPCI制御信号を出力する工
程と、 PCI機能拡張制御回路は、第2のPCIバスのトラン
ザクションが前記PC Iエージェントデバイスにおいて
所望する拡張コンフィグレーション領域へのアクセスか
否かを監視する監視工程と、この 監視工程の結果、所望する拡張コンフィグレーショ
ン領域へのアクセスの場合、前記PCIエージェントデ
バイスから第1のPCIバスへの信号を前記バス・スイ
ッチに切断させ、第1のPCIバスに所望の拡張するP
CI制御信号を出力する工程とを有することを特徴とす
るPCI機能拡張制御方法。
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1999
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